基于BGR芯片设计的CMOS集成电路教学新范式

针对集成电路专业实验教学中软件使用难度高以及教学模式单一的问题,结合专业培养方案对课程知识与能力的要求,提出一种基于BGR芯片设计的CMOS集成电路教学新范式。该文采用调研分析、调查问卷、理论+实践、系统评估等方法,培养学生实验技能、设计思想、EDA方法和分析方法,从而提高学生在模拟芯片设计方面的实践能力和创新意识。教学实践表明,该教学模式在集成电路人才培养实践教学中取得了良好的教学效果。

CMOS集成电路低功耗设计方法

近年来,功耗问题已成为VLSI设计,尤其是在电池供电的应用中必须考虑的重要问题之一。文章通过对CMOS集成电路功耗起因的分析,对CMOS集成电路低功耗设计方法[1]和设计工具进行了深入的讨论。

芯片设计方法学的基础——硬件描述语言Verilog——国家标准GB/T18349-2001《集成电路/计算机硬件描述语言Verilog》介绍

全面且系统地介绍硬件描述语言 Verilog标准的基本内容、组成及其修订要点 ;同时介绍了《硬件描述语言Verilog(第 4版 )》.

纳米CMOS集成电路设计技术和发展趋势

论述了日美等国纳米CMOS集成电路半导体制造工艺的现状和发展趋势,分析说明国外半导体制造技术的战略和发展状况;结合90 nm CMOS工艺设计的超大规模SOC芯片的实践,对纳米CMOS集成电路设计技术进行分析;阐述SOC设计面临的技术难题,并对今后的发展趋势进行了预测。

CMOS集成电路的功耗优化和低功耗设计技术

总结了当前已发展出的各个层次的 CMOS低功耗设计技术和低功耗设计方法学的研究进展。重点介绍了时序电路的优化、异步设计、高层次电路设计和优化技术。

深亚微米CMOS集成电路抗热载流子效应设计

热载流子效应(HCE)、电介质击穿、静电放电,以及电迁移等失效机理,已经对VLSI电路的长期可靠性造成了极大的威胁。其中,热载流子效应是最主要的失效机理之一。影响CMOS电路热载流子效应的因素有:晶体管的几何尺寸、开关频率、负载电容、输入速率以及晶体管在电路中的位置。通过对这些因素的研究,提出了CMOS电路热载流子可靠性设计的通用准则。

VLSI CMOS模拟集成电路可靠性仿真设计技术

随着超大规模CMOS模拟集成电路工艺技术进入纳米阶段,模拟集成电路面临着日益严峻的可靠性挑战,可靠性仿真设计技术已经成为提升电路固有可靠性的重要途径。对现有的模拟集成电路可靠性仿真设计的文献资料进行了总结,探讨了集成电路可靠性仿真分析的高效方法,这些方法能够帮助电路设计师对电路进行分析,并找出其中的薄弱环节。介绍了典型的更具适应性和自愈能力的模拟集成电路设计技术。

CMOS集成电路的功耗分析及低功耗设计技术

综述了CMOS集成电路设计中的功耗问题及其对策，包括功耗分析和面向低功耗的各种设计方法与技术，并提出将来设计高性能低功耗的数字系统时面临的技术挑战。它基本上覆盖了CMOS集成电路低功耗设计领域的研究动态。

3.75GHz 0.35μm CMOS1∶4静态分频器集成电路设计

给出了一个利用 0 35 μmCMOS工艺实现的 1∶4静态分频器设计方法。该分频器采用源极耦合场效应管逻辑电路 ,基本结构与T触发器相同。测试结果表明 ,当电源电压为 3 3V、输入信号峰峰值为 0 5V时 ,芯片可以工作在 3 75GHz,功耗为 78mW。

CMOS集成电路的ESD设计技术

首先论述了CMOS集成电路ESD保护的必要性 ,接着介绍了CMOS集成电路ESD保护的各种设计技术 ,包括电流分流技术、电压箝位技术、电流均衡技术、ESD设计规则、ESD注入掩膜等。采用适当的ESD保护技术 ,0 8μmCMOS集成电路的ESD能力可以达到 30 0 0V。

纳米尺度互连线寄生参数的仿真及应用于CMOS射频集成电路设计

本文给出了一种应用于电路版图仿真的互连线寄生参数模型。该模型基于物理现象的集总参数模型,模型各个参数都可以采用电磁场仿真软件提取得到。文中分析了模型的仿真精度,并通过仿真显示该模型有效性。最后,对该互连线的寄生参数模型应用于CMOS集成电路设计的流程进行了讨论分析。分析表明在集成电路设计中采用该模型可以根据电路设计要求进行调整互连线的尺寸,并可将互连线参数作为电路设计的一部分进行综合考虑,有助于提高电路综合性能。

低功耗CMOS集成电路设计方法的研究

目前,作为主流的集成电路设计工艺,已被广泛应用在集成电路的低功耗设计中。高性能、低功耗集成电路的设计方法已成为集成电路设计的一个焦点。本文主要研究了CMOS电路功耗设计的基本理论以及设计中的一些方法。

CMOS集成电路的主要特点及低功耗CMOS集成电路设计分析

由于CMOS集成电路在运营中的生产效能比较强,而且耗能还很低,在计划电子元器件的整个流程里,得到了普遍的推广和广泛的运用。集成电路等一些关联技能的迅猛进步,不仅大大强化了集成芯片,又大力度提高了电路效能,而守旧的设计方式已经不能满足迅猛进步的发展需求。所以文章详细地探讨了低功能低消耗的CMOS集成电路设计方式,并对CMOS集成电路的重要特征进行了深刻的解析,通过解析后对低功耗CMOS集成电路设计方式方法进行了详尽论述。

CMOS集成电路的抗辐射设计

随着商业微电子器件抗辐射能力的提高，使得对专用集成电路(ASIC)从设计上进行抗辐射加固成为可能。本文介绍了CMOS器件的抗电离辐射的主要加同设计方法，认为在商业工艺上可以获得低成本的中等复杂程度和耐辐射能力的专用集成电路(ASIC)。

《CMOS射频集成电路设计》本科教学的几点思考

结合教学实践,本文从如何让学生走进课堂、如何提高学生学习兴趣、如何让学生成为课堂的主人、让学生走上讲台、实践教学、鼓励学生参与及申请科研项目等几方面讨论了《CMOS射频集成电路设计》本科教学的几点体会。教学实践证明,这些措施可以有效地提高教学质量。

基于“CMOS模拟集成电路设计”的微课辅助教学模式设计与实践

本文从教学实践出发，借助微课辅助教学，结合学生专业特点，探讨微课内容的组织与在线资源设计。实践表明，该模式适应”CMOS集成电路设计”课程的特点，能有效提高教学效率。

0.18μm CMOS10Gb/s4:1复接器集成电路设计

本文主要介绍采用 0 18μmCMOS工艺设计用于光纤传输系统的 4∶1复接器。该复接器采用树型结构源级耦合逻辑 (SCFL)电路实现 ;仿真结果显示 :速度达到 12 5Gb/s ,功耗小于 40 0mW ;版图设计使用Cadence软件完成 ,其面积为 2 4平方毫米 ;

CMOS集成电路功耗分析及其优化方法

电子产品功耗的大小不仅限制了便携设备电池使用时间,也在一定程度上影响着设备性能。研究降低功耗的电路设计技术意义重大。CMOS集成电路功耗的物理来源主要有两种:由于CMOS管工作状态变化而引起的动态功耗和由于漏电流而产生的静态功耗。针对决定功耗大小的具体因素,从制造工艺和具体设计角度,讨论了几种降低CMOS集成电路功耗技术。

体硅CMOS集成电路抗辐射加固设计技术

首先介绍了空间辐射环境,并对各种辐射效应及其损伤机理进行分析。然后对体硅CMOS集成电路的电路结构、抗辐射加固技术和版图设计抗辐射加固技术进行探索。测试结果表明,采用版图加固抗辐射技术可以使体硅CMOS集成电路的抗辐射性能得到明显提升。

基于CMOS工艺的中小规模数字集成电路设计浅析

CMOS工艺作为一种超大规模集成电路工艺已成为数字集成电路设计的首选工艺。与大规模数字系统设计不同的是,为了减少版图面积,节约成本,中小规模数字集成电路常采用晶体管级电路仿真和手工布局布线的设计方法。文章探讨了利用CMOS互补逻辑设计中小规模数字集成电路的电路结构化简方法,介绍了设计数字集成电路版图布局布线的几点体会。