垂直双扩散金属-氧化物半导体场效应晶体管电学法热阻测试中测试电流的研究

本文针对垂直双扩散金属-氧化物半导体场效应晶体管器件电学法热阻测试的关键参数——测试电流的影响因素进行研究,测试电流选择恰当与否是热阻测试的先决条件。通过理论分析和三款典型垂直双扩散金属-氧化物半导体场效应晶体管器件的试验验证,得出一种通过测试电流自升温、测试延迟时间及校温曲线这3个方面有效确定垂直双扩散金属-氧化物半导体场效应晶体管器件电学法热阻测试时测试电流的方法。

具有P型覆盖层新型超级结横向双扩散功率器件

为了设计功率集成电路所需要的低功耗横向双扩散金属氧化物半导体器件(lateral double-diffused MOSFET),在已有的N型缓冲层超级结LDMOS(N-buffered-SJ-LDMOS)结构基础上,提出了一种具有P型覆盖层新型超级结LDMOS结构(P-covered-SJ-LDMOS).这种结构不但能够消除传统的N沟道SJ-LDMOS由于P型衬底产生的衬底辅助耗尽问题,使得超级结层的N区和P区的电荷完全补偿,而且还能利用覆盖层的电荷补偿作用,提高N型缓冲层浓度,从而降低了器件的比导通电阻.利用三维仿真软件ISE分析表明,在漂移区长度均为10μm的情况下,P-covered-SJ-LDMOS的比导通电阻较一般SJ-LDMOS结构降低了59%左右,较文献提出的N型缓冲层SJ-LDMOS(N-buffered-SJ-LDMOS)结构降低了43%左右.

GGNMOS叉指宽度与金属布线对ESD防护性能的影响

栅接地NMOS(GGNMOS)器件具有与CMOS工艺兼容的制造优势,广泛用于静电放电(ESD)保护。鉴于目前GGNMOS的叉指宽度、叉指数及金属布线方式等外部因素对ESD鲁棒性的影响研究较少,设计了不同的实验对此开展对比分析。首先,基于0.5μm Bipolar-CMOS-DMOS(BCD)工艺设计并制备了一系列GGNMOS待测器件;其次,通过传输线脉冲测试,分析了叉指宽度与叉指数对GGNMOS器件ESD失效电流(It2)的影响,结果表明,在固定总宽度下适当减小叉指宽度有利于提高It2;最后,比较了平行式与交错式两种金属布线方案对It2的影响,结果表明,平行式金属布线下GGNMOS器件的ESD鲁棒性更好。

基于HTO的LDMOS器件结构及其热载流子注入退化研究

为满足中低压消费电子的市场需求,小尺寸高密度Bipolar-CMOS-DMOS技术得到了蓬勃发展,低损耗和高可靠成为Bipolar-CMOS-DMOS技术中横向双扩散金属氧化物半导体场效应管(Lateral Double-diffused Metal-Oxide-Semiconductor field effect transistor,LDMOS)设计的重点和难点.本文介绍了一种基于高温氧化层(High Temperature Oxidation layer,HTO)结构的LDMOS,并对其热载流子注入退化机制进行了研究分析,利用高温氧化层结构改善了传统浅槽隔离(Shallow Trench Isolation,STI)结构中氧化物台阶嵌入半导体内部对器件热载流子注入造成的不利影响,提高器件可靠性,同时还缩短了器件导通情况下的电流路径长度,降低损耗.此外本文还提出了对P型体区的工艺优化方法,利用多晶硅作为高能量离子注入的掩蔽层,改善阱邻近效应对器件鲁棒性的影响,同时形成更深的冶金结,可以辅助漂移区杂质离子耗尽,降低漂移区表面电场,在不需要额外增加版次的情况下提高了器件击穿电压.最终得到的基于HTO结构的LDMOS击穿电压为43 V,比导通电阻为9.5 mΩ·mm^(2),线性区电流在10000 s之后的退化量仅为0.87%.

1000V 4H-SiC VDMOS结构设计与特性研究

设计并优化了一种基于4H-SiC的1000V垂直双扩散金属氧化物半导体场效应晶体管(VDMOS),在留有50%的裕度后,通过Silvaco仿真软件详细研究了器件各项参数与耐压特性之间的关系。经优化,器件的阈值电压为2.3V,击穿电压达1525V,相较于相同耐压条件下的Si基VDMOS,4H-SiC VDMOS的击穿电压提升了12%。此外,击穿时4H-SiC VDMOS表面电场分布相对均匀,最大值为3.4×10^(6)V/cm。终端有效长度为15μm,约为Si基VDMOS的6%,总体面积减小了近1/10。并且4H-SiC VDMOS结构简单,与相同耐压条件下的Si基VDMOS相比,未增加额外的工艺步骤,易于实现。

纵向对称双硅栅薄膜MOSFET的等电位近似模型

论述了纵向对称双硅栅薄膜 MOSFET的等电位近似模型的研究 ,通过对该器件建立泊松方程 ,并利用在阈值电压附近硅膜中的等电位近似 ,得到了这种对称双硅栅 MOSFET器件的电流模型 ,并在不同参数下对该模型进行了模拟 ,最终得到 Ids-Vg

沟槽栅功率器件栅氧化膜特性的工艺研究

本文分析了沟槽栅功率器件中对栅氧化膜特性造成影响的主要工艺因素,报告了一种获得高性能栅氧特性的方法,并且对栅氧化膜特性改善的机理进行了研究。对于厚度55nm的沟槽栅氧化膜,其正向偏置和反向偏置下的击穿电压都高于30伏特。

阶梯氧化层新型折叠硅横向双扩散功率器件

为了设计功率集成电路所需的低功耗横向功率器件,提出了一种具有阶梯氧化层折叠硅横向双扩散金属-氧化物-半导体(step oxide folding LDMOS,SOFLDMOS)新结构.这种结构将阶梯氧化层覆盖在具有周期分布的折叠硅表面,利用阶梯氧化层的电场调制效应,通过在表面电场分布中引入新的电场峰而使表面电场分布均匀,提高了器件的耐压范围,解决了文献提出的折叠积累型横向双扩散金属-氧化物-半导体器件击穿电压受限的问题.通过三维仿真软件ISE分析获得,SOFLDMOS结构打破了硅的极限关系,充分利用了电场调制效应、多数载流子积累和硅表面导电区倍增效应,漏极饱和电流比一般LDMOS提高3.4倍左右,可以在62 V左右的反向击穿电压条件下,获得0.74 mΩ·cm^2超低的比导通电阻,远低于传统LDMOS相同击穿电压下2.0 mΩ·cm^2比导通电阻,为实现低压功率集成电路对低功耗横向功率器件的要求提供了一种可选的方案.

Si/SiC超结LDMOSFET的短路和温度特性

Si/SiC超结横向双扩散金属氧化物半导体场效应管(SJ-LDMOSFET)能有效改善Si SJ-LDMOSFET阻断电压低、温度特性差和短路可靠性低的问题。采用TCAD软件对Si SJ-LDMOSFET和Si/SiC SJ-LDMOSFET的短路和温度特性进行研究。当环境温度从300 K上升到400 K时,Si/SiC SJ-LDMOSFET内部最高温度均低于Si SJ-LDMOSFET,表现出良好的抑制自热效应的能力;Si/SiC SJ-LDMOSFET的击穿电压基本保持不变,且饱和电流退化率较低。发生短路时,Si/SiC SJ-LDMOSFET内部最高温度上升率要明显小于Si SJ-LDMOSFET。在环境温度为300 K和400 K时,Si/SiC SJ-LDMOSFET的短路维持时间相对于Si SJ-LDMOSFET分别增加了230%和266.7%。研究结果显示Si/SiC SJ-LDMOSFET在高温下具有更好的温度稳定性和抗短路能力,适用于高温、高压和高短路可靠性要求的环境中。

直流和脉冲工作的VDMOS可靠性试验

基于恒定电应力温度斜坡法（CETRM），对工作于直流状态和脉冲状态下的VDMOS功率器件进行可靠性研究，考察了器件阈值电压、跨导以及导通电阻的退化情况，得出在两种工作状态下均是跨导为失效敏感参数。在直流工作状态下，VDMOS失效激活能为0．57～0．68ev，寿命为7．97×10^5—1．15×10^7h；在脉冲工作状态下，VDMOS失效激活能为0．66～0．7eV，寿命为4．3×10^5-4．6×10×10^6h。对跨导的退化机理进行了分析。

功率VDMOSFET单粒子效应研究

阐述了空间辐射环境下n沟功率VDMOSFET发生单粒子栅穿(SEGR)和单粒子烧毁(SEB)的物理机理。研究了多层缓冲局部屏蔽抗单粒子辐射的功率VDMOSFET新结构及相应硅栅制作新工艺。通过对所研制的漏源击穿电压分别为65V和112V两种n沟功率VDMOS-FET器件样品进行锎源252Cf单粒子模拟辐射实验,研究了新技术VDMOSFET的单粒子辐射敏感性。实验结果表明,两种器件样品在锎源单粒子模拟辐射实验中的漏源安全电压分别达到61V和110V,验证了新结构和新工艺在提高功率VDMOSFET抗单粒子效应方面的有效性。

用1／f噪声表征VDMOS器件的抗辐照性能

介绍了用于航空航天DC/DC转换器中的VDMOS器件和电离辐照前后低频1/f噪声的变化。研究了电离辐照情况下VDMOS器件的阈值电压漂移、跨导的退化对1/f噪声幅值、γ值的影响。结合实验,比较器件1/f噪声幅值和γ值在辐照前后的变化,对其抗辐照性能做表征研究。对VDMOS器件在辐照前后的变化做了分析,从γ值分形的角度简要说明辐照对器件产生的影响。

高压超结VDMOS结构设计

为改善高压功率VDMOS击穿电压和导通电阻之间的平方率关系,采用超结理论及其分析方法,结合电荷平衡理论,计算了超结VDMOS的理想结构参数,并利用仿真软件SILVACO对超结VDMOS的各个工艺参数(外延厚度,P柱掺杂剂量,阈值电压)进行了优化设计,对器件的正向导通特性和反向击穿特性进行了仿真分析。最终设计了一个击穿电压为815V,比导通电阻为23mΩ.cm2的超结VDMOS。

高压VDMOS器件的SP ICE模型研究

基于高压VDMOS器件的物理机理和特殊结构,对非均匀掺杂沟道、漂移区非线性电阻及非线性寄生电容效应进行分析,用多维非线性方程组描述了器件特性与各参数之间的关系,建立了精确的高压六角型元胞VDMOS器件三维物理模型,并用数值方法求解.基于该物理模型提出的等效电路,在SPICE中准确地模拟了高压VDMOS的特性,包括准饱和特性和瞬态特性.在全电压范围内(0～100 V),直流特性与测试结果、瞬态特性(频率≤5 MHz)与MEDICI模拟结果相差均在5%以内,能够满足HVIC CAD设计的需要.

6H-和4H-SiC功率VDMOS的比较与分析

采用二维器件模拟器ISE TCAD 7.0,对比研究了6H-SiC和4H-SiC VDMOS的基本特性。结果表明,在Vgs为8 V时,4H-SiC VDMOS的漏极电流比6H-SiC高约1.5倍,证实了4H-SiC具有较高的体迁移率,且受准饱和效应的影响较小,因此比6H-SiC器件具有更高的饱和电流密度,而两种器件的阈值电压基本相同,均为7 V左右。对器件开关时间和单位面积损耗的分析表明,4H-SiC比6H-SiC更适合用于VDMOS功率器件。此外,还研究了沟道长度对器件漏极饱和电流的影响,结果表明,随着沟道长度的减小,器件的漏极电流增大。

高压功率LDMOS的场极板击穿电压分析

提高 LDMOS的一个关键步骤是加场极板以降低其表面击穿电压。文中分析了加场极板后的 LDMOS击穿电压模式 ,指出了场极板的分压作用和场极板边界的影响 。

功率VDMOS器件ESD防护结构设计研究

随着半导体工艺的不断发展,器件的特征尺寸在不断缩小,栅氧化层也越来越薄,使得器件受到静电放电破坏的概率大大增加。为此,设计了一种用于保护功率器件栅氧化层的多晶硅背靠背齐纳二极管ESD防护结构。多晶硅背靠背齐纳二极管通过在栅氧化层上的多晶硅中不同区域进行不同掺杂实现。该结构与现有功率VDMOS制造工艺完全兼容,具有很强的鲁棒性。由于多晶硅与体硅分开,消除了衬底耦合噪声和寄生效应等,从而有效减小了漏电流。经流片测试验证,该ESD防护结构的HBM防护级别达8 kV以上。

高压VDMOSFET击穿电压优化设计

通过理论计算,优化了外延层厚度和掺杂浓度,对影响击穿电压的相关结构参数进行设计,探讨了VDMOSFET的终端结构。讨论了场限环和结终端扩展技术,提出了终端多区设计思路,提高了新型结构VDMOSFET的漏源击穿电压。设计了800V、6A功率VDMOSFET,同场限环技术相比,优化的结终端扩展技术,节省芯片面积10.6%,而不增加工艺流程,漏源击穿电压高达882V,提高了3%,由于芯片面积的缩小,平均芯片中测合格率提高5%,达到了预期目的,具有很好的经济价值。

新型缓冲层分区电场调制横向双扩散超结功率器件

为了突破传统横向双扩散金属-氧化物-半导体器件(lateral double-diffused MOSFET)击穿电压与比导通电阻的极限关系,本文在缓冲层横向双扩散超结功率器件(super junction LDMOS-SJ LDMOS)结构基础上,提出了具有缓冲层分区新型SJ-LDMOS结构.新结构利用电场调制效应将分区缓冲层产生的电场峰引入超结(super junction)表面而优化了SJ-LDMOS的表面电场分布,缓解了横向LDMOS器件由于受纵向电场影响使横向电场分布不均匀、横向单位耐压量低的问题.利用仿真分析软件ISE分析表明,优化条件下,当缓冲层分区为3时,提出的缓冲层分区SJ-LDMOS表面电场最优,击穿电压达到饱和时较一般LDMOS结构提高了50%左右,较缓冲层SJ-LDMOS结构提高了32%左右,横向单位耐压量达到18.48 V/μm.击穿电压为382 V的缓冲层分区SJ-LDMOS,比导通电阻为25.6 mΩ·cm2,突破了一般LDMOS击穿电压为254 V时比导通电阻为71.8 mΩ·cm2的极限关系.

基于单稳态电路的PFM控制器设计

在分析脉冲频率调制(PFM)对开关电源轻负载效率提升的基础上,设计了一款新颖的PFM升压DC-DC转换器控制芯片,内部采用独特的低压偏置产生电路和单稳态电路,结构简单(仅有21个双极型晶体管——BJT(bipolar junction transistor),它与外接高性能元件配合构成驱动LED(lightemitting diode)的高效升压电路.HSPICE仿真结果表明:在BCD-0.6μm-30 V工艺下,最低工作电压只需0.9 V,效率高达94%以上,达到了设计预期的结果,具有很好的应用前景.