纵向晶体管设计方案使晶体管尺寸缩小到50纳米

美国贝尔实验室采用一种革命性的设计方案用现有的半导体生产设备制造出了世界上最小的晶体管。该技术有可能使硅芯片继续向更小的尺寸发展,并使某些芯片的处理速度提高一倍。

BiCMOS工艺中纵向晶体管β和广义SPC

采用 SPC获得影响 Bi CMOS工艺中纵向晶体管电流放大系数 β值波动的因素仅和基区方块电阻相关。进一步采用 SUPREM3工艺模拟得到影响 β波动的重要因素是扩散炉温度。试验结果定量证明温度的影响 ,由此说明批量生产时测试基区方块电阻而无需测试结深就能预测其 β值。最后建议采用广义的 SPC使

自由集电极电位纵向PNP晶体管的制作工艺研究

自由集电极电位纵向PNP器件是双极型集成电路工艺中的一种重要器件,具有较大的放大倍数,较高工作特征频率等特点,但按照正常双极工艺制作的纵向晶体管存在基区宽度难以控制、集电极电阻偏大等问题。通过采用N阱技术和双层外延技术,不仅可以增强器件制作工艺的可控性,而且可大大减小纵向晶体管的集电极电阻,从而提高器件的输出功率。

功率VDMOSFET单粒子效应研究

阐述了空间辐射环境下n沟功率VDMOSFET发生单粒子栅穿(SEGR)和单粒子烧毁(SEB)的物理机理。研究了多层缓冲局部屏蔽抗单粒子辐射的功率VDMOSFET新结构及相应硅栅制作新工艺。通过对所研制的漏源击穿电压分别为65V和112V两种n沟功率VDMOS-FET器件样品进行锎源252Cf单粒子模拟辐射实验,研究了新技术VDMOSFET的单粒子辐射敏感性。实验结果表明,两种器件样品在锎源单粒子模拟辐射实验中的漏源安全电压分别达到61V和110V,验证了新结构和新工艺在提高功率VDMOSFET抗单粒子效应方面的有效性。

6H-和4H-SiC功率VDMOS的比较与分析

采用二维器件模拟器ISE TCAD 7.0,对比研究了6H-SiC和4H-SiC VDMOS的基本特性。结果表明,在Vgs为8 V时,4H-SiC VDMOS的漏极电流比6H-SiC高约1.5倍,证实了4H-SiC具有较高的体迁移率,且受准饱和效应的影响较小,因此比6H-SiC器件具有更高的饱和电流密度,而两种器件的阈值电压基本相同,均为7 V左右。对器件开关时间和单位面积损耗的分析表明,4H-SiC比6H-SiC更适合用于VDMOS功率器件。此外,还研究了沟道长度对器件漏极饱和电流的影响,结果表明,随着沟道长度的减小,器件的漏极电流增大。

高压VDMOSFET击穿电压优化设计

通过理论计算,优化了外延层厚度和掺杂浓度,对影响击穿电压的相关结构参数进行设计,探讨了VDMOSFET的终端结构。讨论了场限环和结终端扩展技术,提出了终端多区设计思路,提高了新型结构VDMOSFET的漏源击穿电压。设计了800V、6A功率VDMOSFET,同场限环技术相比,优化的结终端扩展技术,节省芯片面积10.6%,而不增加工艺流程,漏源击穿电压高达882V,提高了3%,由于芯片面积的缩小,平均芯片中测合格率提高5%,达到了预期目的,具有很好的经济价值。