线性伪随机序列的综合与产生

研究了线性移位寄存器的综合问题,对于给定的二元周期序列,可以采用梅西算法实现序列的综合,用C语言编程,找到了产生该序列的最短线性移位寄存器。借助EDA技术,以EPLD为硬件基础,经过设计优化,构成了起始状态可预置、序列周期可改变的伪随机序列发生器,并进行了仿真实验,硬件实验证实了设计的合理性。

二元给定序列非线性移位寄存器的综合与产生

依据非线性移位寄存器的原理,文中讨论二元给定序列非线性反馈移位寄存器的综合算法,用C语言编程,找到了产生该序列的非线性移位寄存器。借助EDA技术,以FPGA为硬件基础,经过设计优化构成定长序列和给定周期序列的伪随机序列发生器,并进行了仿真实验,用硬件实验证实了设计的合理性。

一种由移位数列生成GMW序列和级联GMW序列的新算法

该文提出了一种新的根据移位数列生成GMW序列和级联GMW序列的构造方法,该方法简化了传统的GMW序列和级联GMW序列的构造方法,大大提高了生成效率,且验证了其可行性。

一种新的二元多址序列——NPC序列

CDMA通信系统中,以多址序列作为地址码标识移动用户,多址序列的特性对于CDMA系统的通信性能和安全性都具有决定性的作用。多址序列的设计已成为CDMA技术中的一个关键问题。本文提出了一类新的多址序列的设计称为NPC序列。证明了NPC序列具有优良的相关特性,极大的线性复杂度和较多的同族序列数量,解决了现有非线性伪(?)机序列在实际应用中数量不足的限制,可适用于CDMA通信系统中。

嵌入式网卡芯片设计及其低功耗DFT技术考虑

针对目前应用于信息家电的以太网多芯片解决方案具有成本高、性能较低等问题,文章设计实现了一款以太网控制SoC单芯片。同时,为了获得较低的测试功耗,进行了可测试技术的低功耗优化。该芯片采用TSMC 0.25μm2P4M CMOS工艺流片,裸片面积为4.8×4.6 mm2,测试结果表明,该嵌入式以太网控制SoC芯片的故障覆盖率可达到97%,样片的以太网数据包最高吞吐量可以达到7 Mbits/s。