低电压高速CMOS电流模线性鉴相器的设计

在高速时钟和数据恢复电路(CDR)中一般采用高数率比线性鉴相器(LPD)来降低鉴相器(PD)和压控振荡器(VCO)的工作频率。从电路结构的复杂度、芯片面积以及功耗三方面,对三种不同速率比LPD电路进行了分析比较;针对2.5Gbit/s CDR电路的具体应用,分别设计了半数率比和1/4数率比LPD,均通过了功能仿真;最后比较仿真结果,在2.5Gbit/s应用下,半数率比结构是合理的选择。电路设计采用TSMC0.18μm CMOS混合信号工艺,LPD电路均采用低电压高速电流模逻辑(CML)实现。

一种全速率线性25Gb/s时钟数据恢复电路

面向高速光通信系统的应用,提出了一种全速率线性25 Gb/s时钟数据恢复电路(Clock and Data Recovery Circuit,CDRC)。CDRC采用了混频器型线性鉴相器和自动锁频技术来实现全速率时钟提取和数据恢复。在设计中没有使用外部参考时钟。基于45 nm CMOS工艺,该CDR电路从版图后仿真结果得到:恢复25 Gb/s数据眼图的差分电压峰峰值V_(pp)和抖动峰峰值分别为1.3 V和2.93 ps;输出25 GHz时钟的差分电压峰峰值V_(pp)和抖动峰峰值分别为1 V和2.51 ps,相位噪声为-93.6 dBc/Hz@1 MHz。该芯片面积为1.18×1.07 mm^(2),在1 V的电源电压下功耗为51.36 mW。

基于半速率锁相环的5Gb/s CMOS单片时钟恢复电路

利用TSMC的O．18μm CMOS工艺,设计实现了单片集成的5 Gb/s锁相环型时钟恢复电路。该电路采用由半速率鉴相器、四相位环形电流控制振荡器、电荷泵以及环路滤波器组成的半速率锁相环结构。测试表明：在输入速率为5 Gb/s、长度为211-1伪随机序列的情况下,恢复出时钟的均方根抖动为4．7 ps。在偏离中心频率6MHz频率处的单边带相位噪声为-112．3 dBe/Hz。芯片面积仅为0．6mm×O．6 mm,采用1.8 V电源供电,功耗低于90 mW。

基于积分结构的数字正切锁相环改进设计

针对时延数字正切锁相环存在跟踪盲区、环路建立时间长和非线性等问题,提出一种基于积分结构的改进数字正切锁相环设计。为使鉴相器具有更好的线性特征,采用积分结构代替固定时延单元。通过提取信号幅度中的频率信息并将其用于频率粗调,可较大幅度的减少频率跟踪时间。对积分结构的数字正切锁相环进行了理论描述和分析,并利用System Generator建立设计模型并仿真。结果表明,积分结构的数字正切锁相环不仅能够消除跟踪盲区,提高相位鉴别精度,还能较快进入锁定状态,减少约31%的锁定时间,改进效果明显。