针对组相联缓存的无效缓存路访问混合过滤机制研究

近年来,功耗成为处理器设计领域的关键问题之一.传统应对功耗的方法如DVFS(Dynamic VoltageFrequency Scaling)目前遭遇了收益递减律.随着多核/众核处理器的普及化,片上缓存占有了越来越多的CPU芯片面积和功耗.针对降低功耗的问题,文中提出了通过过滤不必要的缓存路访问来降低缓存动态功耗的方法.该方法包括采用无效访问过滤器(Invalid Filter)来消除对含无效数据块的缓存路的访问;采用指令数据访问过滤器(I/D Filter)来消除对与访问类型(指令或数据)不匹配的数据块所在的缓存路的访问;以及采用tag低位过滤器(Tag-2Filter)来消除对tag低位不匹配的数据块所在的缓存路的访问.文中提出将以上3种方法合并,称为Invalid+I/D+Tag-2Filter,以期取得更好的效果.通过分析和实验验证了3种方法的有效性和互补性.同时,实验也表明,与Invalid+I/D Filter相比,Invalid+I/D+Tag-2Filter在64KB 4路组相联缓存上可以取得19.6%～47.8%(平均34.3%)的效果提升,在128KB 8路组相联缓存上可以取得19.6%～55.2%(平均39.2%)的效果提升;与Invalid+Tag-2Filter相比,Invalid+I/D+Tag-2Filter在64KB 4路组相联缓存上可以取得16.1%～27.7%(平均16.6%)的效果提升,在128KB 8路组相联缓存上可以取得6.9%～44.4%(平均25.0%)的效果提升.

组相联Cache中漏流功耗优化技术研究

随着集成电路制造工艺进入超深亚微米阶段,漏电流功耗在微处理器总功耗中所占的比例越来越大,在开发新的低漏流工艺和电路技术之外,如何在体系结构级控制和优化漏流功耗成为业界研究的热点.Cache在微处理器中面积最大,是进行漏流控制和优化的首要部件.本文提出了一种LRU-assist算法,利用既有的LRU信息,在保证处理器性能不受影响的前提下,cache的平均关闭率可达53%,大大降低了漏电流功耗.

一种低功耗的高性能四路组相联CMOS高速缓冲存储器(英文)

采用 0 .1 8μm/ 1 .8V1 P6 M数字 CMOS工艺设计并实现了一种用于高性能 32位 RISC微处理器的 6 4 kb四路组相联片上高速缓冲存储器 (cache) .当采用串行访问方式时 ,该四路组相联 cache的功耗比采用传统并行访问方式在 cache命中时降低 2 6 % ,在 cache失效时降低 35 % .该 cache的设计中还采用了高速电路模块如高速电流灵敏放大器和分裂式动态 tag比较器等来提高电路工作速度 .电路仿真结果显示 cache命中时从时钟输入到数据输出的延时为 2 .

虚拟多体Cache:一种高效实现高相联度Cache的方案

高相联度Cache具有失效率低的优点,而且高相联度在许多情况下是非常重要的。但是高相联度Cache的一个突出问题是访问时间较长。文章提出的虚拟多体Cache能较好地解决这一问题,文中论述了虚拟多体Cache的思想和两种具体的方案:SMC-Cache和PMC-Cache,并给出了详细的性能模拟结果。模拟结果表明,它们能非常有效地提高Cache的性能。在Cache容量为4KB、相联度为4的情况下,它们在平均访问时间上比直接映象Cache分别减少了9.8%和10.8%。

Cache的组织结构

本文主要介绍影响cache命中率的因素之——cache的组织结构,着重介绍了全相联映像、直接映像和组相联映像三种方式,并对它们的工作原理进行了比较。

Pentium的Cache组织结构及其在多机系统中的一致性机制

本文对Ｐｅｎｔｉｕｍ的片内Ｃａｃｈｅ工作机理进行分析和研究，由此得到与Ｃａｃｈｅ系统设计有关的Ｐｅｎｔｉｕｍ芯片的引脚信号。

一种基于Cache机制的嵌入式Flash控制器设计

嵌入式Flash(e Flash)在SoC中的运用日益广泛,而Flash较慢的读取速度与处理器高频取指之间的矛盾愈发突出。针对该问题,在Flash控制器中引入Cache机制,并运用组相联映射、优化的"最近最少使用"LRU(Least Recently Used)替换算法、流水预填充结构对Cache进行多方面优化。与未加入Cache机制的Flash控制器相比,加入Cache机制的Flash控制器可使处理器取指时间节省38%。

一种带有无效缓存路访问过滤机制的低功耗高速缓存

功耗是当今处理器设计领域的重要问题之一.随着多核处理器的普及,片上缓存占有了越来越多的芯片面积和功耗.提出一种带有无效缓存路访问过滤机制的低功耗高速缓存结构来降低CPU的动态功耗,具体为,通过无效缓存块的预先检查(Pre-Invalid Way Checking,PIWC)消除对无效缓存路的访问,及通过不匹配缓存路的预先检测(Pre-Mismatch Way Detecting,PMWD)消除对tag低位不匹配缓存路的访问.对实际程序的测试表明,65.2%-88.9%缓存路的无效访问可以通过以上方法被消除,约60.9%-85.6%由缓存访问带来的动态能耗从而被降低.同时,跟tag-data顺序访问方法相比,对于大多数程序,我们的方法可以获得5.1%-13.8%的节能效果提升.

基于实验的测试CACHE性能参数的算法及实现

论文介绍了一种用高级语言实现、通过实时实验的手段获取CACHE系统性能参数的算法,该算法有较好的实用价值。论文还提出了采用CPU时间戳作为高精度计数器的计数方法,实验结果具有很高的时间精度,同时给出了C语言实现的原代码及在PC机上的测试结果,粗略分析了实验中可能存在的实验噪声;并指出该算法对若干方面可能具有的重要参考价值。

低功耗动态可配置Cache设计

在现代的微处理器设计中,Cache(高速缓冲存储器)在决定整个微处理器的性能方面起着关键性的作用。同时,作为微处理器的关键部件,它消耗的功耗是微处理器的主要功耗之一。尤其是在嵌入式领域,研究表明Cache所消耗的能量可以占到整个微处理器的50%。因此,降低Cache的功耗可以有效地降低处理器的整体功耗。以"龙腾R2"微处理器为研究对象,以低功耗为出发点,介绍了一种动态可配置Cache的设计方法。实验表明,该低功耗可配置Cache有效的地降低了微处理器的整体功耗,且提高了性能。

流水线处理器中Cache模块的设计

流水线结构能大幅提高指令执行速度,但是由于主存读取速度过慢,系统性能的提升仍然受到限制。现实现的Cache设计,是流水线与主存间的高速缓冲器,它能有效地解决访存的瓶颈问题,使流水线功能得到充分发挥。文章首先分析流水线的结构特点,确定Cache的结构功能,在此基础上提出一个组相联映射Cache的设计。分析Cache实现读写操作的具体控制过程,并给出LRU(least recently used)替换算法的实现。最后通过介绍猝发取指操作着重讨论了Cache与流水线间的配合机制。

基于32位微处理器系统架构的Cache设计

近年来随着芯片技术的发展,嵌入式微处理器迎来了新的机遇,广泛应用于通信、多媒体、网络以及娱乐等方面。处理器的处理速度发展迅速,近乎于指数增长,然而内存的处理速度增长缓慢,因此内存的存储速度成为了影响嵌入式微处理器系统性能的主要瓶颈,为了均衡成本、性能和功耗,高速缓存Cache广泛应用于嵌入式系统中。首先介绍Cache的工作原理,其次对直接映射、全关联映射、组相联映射三种策略进行比较分析,然后分析行大小与命中率的关系,最后设计一款基于32位微处理器系统架构的高速缓存Cache。

一种位复用近似LRU替换算法的分析与研究

提出并实现了4-way组相联高速缓存设计[1]中能够减少电路复杂性、节省Valid RAM空间的5-bit位复用近似LRU算法,其基本方法是通过位比较对4-way数据访问先后进行排序、对Valid位和比较位进行复用。给出了不命中时的替换选择电路逻辑和通过VHDL实现后的测试结果。相关结果表明,该算法实现电路简单,占用面积小,且命中率高:在指令高速缓存设计中,高速缓存大小为1 kB时,测试的平均命中率为90.2%,4 kB时为92.3%,16 kB时为94.2%。

一种基于预比较的低功耗高速缓存设计

介绍了一种采用预比较方法的高速缓存结构。通过标志段的预比较来避免对无关标志段和数据段的访问以降低访问功耗。并引入反相时钟来优化其访问时序,使平均访问延时少于一个周期。实验显示,在保持命中率的基础上,对测试程序的访存优化表现出很好一致性,且功耗优势随相联度增加而增大。相比预测型结构,在8路相联度下平均有28.5%的功耗降低。

嵌入式微处理器中的低功耗Cache技术研究

高速缓冲存储器(Cache)作为微处理器的重要组成部分,在芯片面积和功耗上都占比过高。针对Cache功耗问题,基于分段访问Cache技术和路预测Cache技术,提出一种低功耗组相联Cache的预访问策略。在Cache中增加一个缓冲寄存器(Buffer),用以存储最近Cache命中后被访问的标签和数据子阵列信息。在开始进行标签访问之前,选中该Buffer,并将所访问的Cache标签和Buffer标签进行匹配,根据匹配结果选择采用路预测访问或分段访问方式。通过Mi Bench基准测试程序并使用Simple Scalar和Sim-Panalyzer进行实验,结果表明,与传统组相联Cache技术相比,该策略能降低25.15%的能量延迟积。