组相联Cache中漏流功耗优化技术研究

随着集成电路制造工艺进入超深亚微米阶段,漏电流功耗在微处理器总功耗中所占的比例越来越大,在开发新的低漏流工艺和电路技术之外,如何在体系结构级控制和优化漏流功耗成为业界研究的热点.Cache在微处理器中面积最大,是进行漏流控制和优化的首要部件.本文提出了一种LRU-assist算法,利用既有的LRU信息,在保证处理器性能不受影响的前提下,cache的平均关闭率可达53%,大大降低了漏电流功耗.

Pentium的Cache组织结构及其在多机系统中的一致性机制

本文对Ｐｅｎｔｉｕｍ的片内Ｃａｃｈｅ工作机理进行分析和研究，由此得到与Ｃａｃｈｅ系统设计有关的Ｐｅｎｔｉｕｍ芯片的引脚信号。

一种基于预比较的低功耗高速缓存设计

介绍了一种采用预比较方法的高速缓存结构。通过标志段的预比较来避免对无关标志段和数据段的访问以降低访问功耗。并引入反相时钟来优化其访问时序,使平均访问延时少于一个周期。实验显示,在保持命中率的基础上,对测试程序的访存优化表现出很好一致性,且功耗优势随相联度增加而增大。相比预测型结构,在8路相联度下平均有28.5%的功耗降低。