可重构硬件内建自测试与容错机制研究

传统可重构硬件自测试方法复杂,容错时资源利用率低,且往往需要额外的软件配合处理器来实现。为此,设计了一种具有自测试与自主容错能力的新型可重构硬件结构。对于故障自测试,提出了能在线执行的自主循环测试方法;对于硬件容错,提出了分层自主容错机制:在功能细胞单元内测试到逻辑故障时,先用功能细胞单元内部的空闲基本逻辑单元替代故障基本逻辑单元;当没有空闲基本逻辑单元时,则将整个故障功能细胞单元的功能重配置到距其最近的空闲功能细胞单元中,实现两层容错。以6×6并行乘法器为例,验证了新型可重构阵列能够降低容错时间复杂度并提高冗余资源利用率。