可测试设计法提高集成电路成品率

现今,集成电路芯片设计中,门计数和复杂程度日益增加,IBM公司的专用集成电路(ASIC)的平均设计量为1.3百万门。1998年出现首次突破5百万门(随机逻辑)的设计。这种较大型设计中结构的测试更为困难。RAM、ROM、内核、数据流水线、三态总线和多时种域的高质量能力提出更高要求的测试,而设计周期又不能延长。