三维集成电路绑定中测试成本缩减的优化堆叠顺序（英文）

针对三维集成电路顺序堆叠测试成本高的问题,提出了一种用于绑定中测试成本降低的堆叠顺序优化方案.建立了新的测试成本模型,综合考虑了用于自动测试装备的测试时间和制造失效因素.提出了一种测试成本堆叠顺序和测试时间优化算法,通过约束测试带宽、测试功耗等条件,得到最小的测试成本和对应的最优堆叠次序.为了证明优化堆叠顺序对测试成本的影响,以金字塔型和倒金字塔型2种顺序堆叠作为比较基准并进行了比较.基于ITC’02电路,实验结果表明,对于5层的三维集成电路,在不同的约束条件下,优化的堆叠顺序测试成本相比于金字塔顺序堆叠平均可以减少13%,相对于倒金字塔顺序堆叠平均减少62%.此外,随着堆叠数目的增加,优化的堆栈顺序可节省更多的测试成本.

3D芯片绑定中测试绑定次序对成本的影响

针对3D SICs(3D Stacked Integrated Circuits,三维堆叠集成电路)在多次绑定影响下的成本估算问题,现有的方法忽略了实际中经常发生的丢弃成本,从而使得理论的测试技术不能很好的应用于实际生产.本文根据绑定中测试的特点,提出了一种协同考虑绑定成功率与丢弃成本的3D SICs理论总成本模型.基于该模型,提出了一种3D SICs最优绑定次序的搜索算法.最后,进一步提出了减少绑定中测试次数的方法,实现了"多次绑定、一次测试",改进了传统绑定中测试"一绑一测"的方式.实验结果表明,本文提出的成本模型更贴近于实际生产现状,最优绑定次序、最优绑定中测试次数可以更加有效指导3D芯片的制造.

“绑定中测试”“多绑一测”方式对于测试过程的影响

随着半导体工艺水平的不断发展,3D芯片技术已成为一大研究热点。"绑定中测试"环节的提出对于芯片的测试流程有了新的要求。但是,"绑定中测试""一绑一测"的特点会使部分裸片被重复测试,从而带来测试时间的增加。从"绑定中测试"的过程出发,协同考虑测试功耗与"理论制造成本"对于"绑定中测试"的影响,提出"多绑一测"的测试流程。在此基础上提出相应的广度优先遍历算法,结合ITC’02电路的相关参数,体现本文思想在实际生产制造中的现实意义。

基于芯核分层布图的3D芯片扫描链优化设计

随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点。为了减少三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,通过将芯核均匀地分配到各层上实现对各层电路中芯核合理化地布图,再利用"绑定中测试"复用"绑定前测试"扫描链的方式,协同优化绑定前和绑定中的总测试时间和硬件开销。在ITC’02基准电路上的实验结果表明,本文方法在TSV数量的约束下,测试时间和硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。