可重构结构下卷积神经网络加速研究与设计

针对卷积神经网络(CNN)推理过程中计算量大、耗时长及硬件资源消耗高的问题,提出基于可重构阵列处理器的CNN加速设计方案。利用神经网络信息分布式存储特点,将处理元(PE)作为重构基本模块设计输入数据复用模式,减少内存访问次数从而加速网络推理过程,并实现不同规格卷积操作在可重构阵列处理器上灵活部署。在Virtex—6开发板上的测试结果表明:相比基于现场可编程门阵列(FPGA)实现CNN,本文实验LUTs资源消耗减少70%,FF资源消耗减少50%。时钟频率达到113 MHz,峰值运算速度达到1.8 GOP/s,与领域专用可重构处理器相比,运算性能提升19.7%。

基于可重构阵列的CNN数据量化方法

针对卷积神经网络(CNN)模型中大量卷积操作,导致网络规模大幅增加,从而无法部署到嵌入式硬件平台,以及不同粒度数据与底层硬件结构不协调导致计算效率低的问题,基于项目组开发的可重构阵列处理器,面向支持多种位宽的运算单元,通过软硬件协同和可重构计算方法,采用KL(Kullback-Leibler)散度自定义量化阈值和随机取整进行截断处理的方式,寻找参数定长的最佳基点位置,设计支持多种计算粒度并行操作的指令及其卷积映射方案,并以此实现三种不同位宽的动态数据量化。实验结果表明,将权值与特征图分别量化到8 bit可以在准确率损失2%的情况下将模型压缩为原来的50%左右;将测试图像量化到三种位宽下进行硬件测试的加速比分别达到1.012、1.273和1.556,最高可缩短35.7%的执行时间和降低56.2%的访存次数,同时仅带来不足1%的相对误差,说明该方法可以在三种量化位宽下实现高效率的神经网络计算,进而达到硬件加速和模型压缩的目的。

一种用于H.264编解码的新型高效可重构多变换VLSI结构

H.264/AVC标准采用了4×4整数变换.本文针对4×4正反变换分别提出了两个新的二维直接信号流图.在此基础上,设计了一个支持多变换的可重构高性能二维结构.该结构无需转置寄存器.采用0.18微米CMOS工艺实现了该电路结构.结果表明,该结构同现有典型结构相比具有更高的效率.同采用三个独立的单一变换结构实现的ASIC相比,可重构结构以较少的效率下降(14.4%)获得了较大的芯片面积节省(61.1%).在100MHz的时钟频率下工作,该电路即可实时处理分辨率为4096×2048、每秒60帧的高质量视频序列.

一种基于流处理框架的可重构分簇式分组密码处理结构模型

可重构密码处理结构是一种面向信息安全处理的新型体系结构，但具有吞吐量和利用率不足的问题。该文提出一种基于流处理框架的阵列结构可重构分组密码处理模型（Stream based Reconfigurable Clustered block Cipher Processing Array，S—RCCPA）。针对分组密码算法特点，采用粗粒度可重构功能单元、基于Crossbar的分级互连网络、分布式密钥池存储结构以及静态与动态相结合的重构方式，支持密码处理路径的动态重组，以不同并行度的虚拟流水线执行密码任务。对典型分组密码算法的适配结果表明，在0．18μmCMOS工艺下，依据所适配算法结构的不同，规模为4×l的S-RCCPA模型的典型分组密码处理性能可达其它架构的5．28-47．84倍。

一种可重构体系结构用于高速实现DES、3DES和AES

可重构密码芯片提高了密码芯片的安全性和灵活性,具有良好的应用前景.然而目前的可重构密码芯片吞吐率均大大低于专用芯片,因此,如何提高处理速度是可重构密码芯片设计的关键问题.本文分析了常用对称密码算法DES、3DES和AES的可重构性,利用流水线、并行处理和可重构技术,提出了一种可重构体系结构.基于该体系结构实现的DES、3DES和AES吞吐率在110MHz工作频率下分别可达到7Gbps、2.3Gbps和1.4Gbps.与其他同类设计相比,本文设计在处理速度上有较大优势,可以很好地应用到可重构密码芯片设计中.

核心循环到粗粒度可重构体系结构的流水化映射

粗粒度可重构体系结构为数据密集型应用提供了灵活性和高效的解决方法,而应用中的核心循环消耗了程序的大量执行时间,满足核心循环在CGRAs上实现的性能/开销的严格约束仍旧是个重大难题.针对已有工作在研究映射核心循环到CGRAs上的不足,文中提出一种新颖的核心循环自动流水映射到粗粒度可重构体系结构上的方法.文中形式化了核心循环到CGRAs的流水映射问题,阐述了CGRAs的资源共享和流水方法,定义了其循环自流水CGRAs体系结构模板,并给出核心循环流水映射方法.实验结果表明,与已有的先进的方法相比,文中方法的资源占用率降低16.3%、吞吐量提高169.1%.

可重构体系结构的特征及应用

文章介绍了可重构体系结构的概念、特征和应用。着重介绍了可重构体系结构的分类及其适用领域，可重构计算系统的总体结构特征和可重构处理单元RPU的结构特征，对基于FPGA的可重构系统和其他可重构系统进行了比较，并总结了当前可重构体系结构的优点以及存在的问题。

基于任务分组的动态可重构结构编译方法

针对动态可重构结构的优化编译问题,提出了一种基于任务分组的编译方法.在应用算法分割成多个任务的前提下,建立应用算法的任务流图.根据任务之间的关联数据量和局部数据存储器的容量,确定任务的执行顺序.在使装入任务的配置数据和执行任务在时域重叠的前提下,将任务分成不同的组合.对每个任务组合进行循环变换,减小配置数据的读取次数,提高了应用算法的性能.实验结果表明,该编译方法能有效地提高应用算法在动态可重构结构上的执行速度.

可重构结构设计空间快速搜索方法

在可重构结构评估模型的基础上,研究了在算法级估计可重构结构的面积、性能和功耗的方法。根据面积、性能和功耗,分两步搜索可重构结构的设计空间。首先,搜索结构域中每个结构实现所有算法时的最小代价,其次,在结构设计空间中搜索最优结构。该方法不依赖任何具体的架构,全面评价可重构结构的优劣,能快速获得全局最优的搜索结果。应用实例表明,在可重构结构设计初期,该方法能有效地指导可重构结构的设计。

基于自路由互连网络的粗粒度可重构阵列结构

互连网络在粗粒度可重构结构(Coarse-Grained Reconfigurable Array,CGRA)中非常重要,对CGRA的性能、面积和功耗均有较大影响。为了减小互连网络导致的面积开销和功耗并提升CGRA的性能,该文提出一种具有自路由和无阻塞特性的互连网络,构建了一种层次型的网络拓扑结构。通过这种互连网络,任意一对处理单元之间均可以建立连接和交换数据,而且这种连接是自路由和无阻塞的。实验结果显示,与已有结构相比,该结构以至多增加14.1%的面积开销为代价,获得最高可达46.2%的整体性能提升。

基于流水线技术的可重构体系结构的研究与设计

目前,FPGA动态可重构技术大部分基于常规的SRAM FPGA平台,其主要的应用还停留在静态系统重构。真正意义上的动态重构系统由于其功能的连续性会受到重构时隙的影响,还处于研究阶段。重构时隙是实现动态重构系统的瓶颈问题。利用流水线技术和可重构技术,提出了一种动态可重构体系结构;采用AES算法对其进行仿真验证。结果表明,该结构有效地解决了动态重构系统中的重构时隙问题,可很好地应用到高速可重构体系结构设计中。

可重构飞行控制律设计的混合特征结构配置方法研究

将特征结构配置与模糊控制理论相结合对飞机侧向飞行重构控制律进行设计。首先介绍了重构控制律中特征结构配置的原理和反馈增益矩阵的算法实现,在此基础上结合带优化修正参数的无量化模糊控制方法对闭环系统进行鲁棒控制器设计。该控制策略以特征结构配置作为故障后系统的内环控制器,模糊控制器作为外环控制器,使系统获得较好的动态性能和较强的鲁棒性。仿真结果表明系统有效抑制了内部参数摄动对飞行任务的不良影响。

演化硬件及面向演化的VLSI可重构体系结构设计

演化硬件在环境适应性和可靠性设计上具有潜在的巨大优势。文章介绍了数字和模拟电路演化综合的原理和步骤,几类典型的演化硬件平台及其局限性,重点讨论了面向演化的VLSI可重构体系结构,最后提出了这一新兴研究领域面临的一些问题及解决方法。

基于函数级原型的流水线可重构结构的研究

针对目前动态可重构技术中重构时隙的问题,本文利用流水线技术和可重构技术,提出并讨论一种流水线可重构体系结构的函数级原型设计方法,并采用AES算法对其进行了仿真验证.结果表明,流水线可重构结构的函数级原型设计方法可有效的解决动态重构系统中的重构时隙问题.

关键循环到粗粒度可重构体系结构的存储感知映射

针对已有工作面向粗粒度可重构结构(CGRA)研究循环映射的不足,提出一种新颖的存储感知的关键循环映射方法 MALP。该方法定义RCP_CGRA体系结构模型并阐述关键循环到CGRA的映射问题,通过引入结合数组分簇的多面体数据域划分方法进行循环存储分析,根据分析结果,结合体系结构资源约束实现了循环的有效映射。实验结果表明,与已有的方法相比,MALP方法能够快速分析存储需求并有效降低循环映射的资源占用率,提高数据吞吐量,进一步提升了CGRA上循环映射的性能。

基于存储划分和路径重用的粗粒度可重构结构循环映射算法

目前针对粗粒度可重构结构循环映射的研究主要集中在操作布局和临时数据路由,缺乏考虑数据映射的研究,该文提出一种基于存储划分和路径重用的模调度映射流程。首先进行细粒度的存储划分找到合适的数据映射,提高数据存取的并行性,再用模调度寻找操作布局和临时数据路由,最后利用构建的路由开销模型平衡存储器路由和处理单元路由的使用,引入路径重用策略优化路由资源。实验结果表明,该方法在循环的启动间隔、每周期指令数和执行延迟等方面均具有良好的性能。

自适应变异比率控制在虚拟可重构结构中的应用

提出了一个用于基于虚拟可重构结构(VRA)的演化硬件的自适应变异参数控制方法,该方法有效且易于硬件实现。在一个完全由现场可编程门阵列(FPGA)实现的基于VRA的内部演化硬件上建立了试验平台。变异比率控制参数也编码到染色体中作为附加的基因经历演化过程。通过和传统的采用固定变异比率的演化算法在演化4位偶校验函数、2位乘法器和3位乘法器的对比实验可以看出,这种采用自适应变异比率控制的演化算法的性能明显优于传统的采用固定变异比率的演化算法。

基于杀伤链感知的动态可重构作战体系结构

本文根据马赛克战条件下分布式作战的特点,提出一种基于杀伤链感知的动态可重构作战体系结构理论和方法,分析了动态可重构计算理论适用性,杀伤链算子粒度,马赛克块与杀伤链类等问题,采用范畴论、集合论、超图和可重构计算理论等方法,描述了杀伤链感知算法模型和算子匹配体系结构映射变换算法模型等,最后通过实例验证了算法模型的适用性和可行性。

一种基于传输触发体系结构的可重构Hash函数处理器:TTAH

Hash函数是密码学中保证数据完整性的有效手段,性能需求使得某些应用必须采用硬件实现。本文通过分析常用Hash函数在算法上的相似性设计出了专用可重构单元,并将这些可重构单元耦合到传输触发体系结构中,得到一种可重构Hash函数处理器TTAH。常用Hash算法在TTAH上的映射结果表明:与细粒度可重构结构相比,其速度快,资源利用率高;与ASIC相比,可以在额外开销增加较小的前提下有效地支持多种常用Hash函数。

异步可重构结构设计

介绍一种异步可重构结构,研究了异步可重构单元的设计。通过提前产生求值完成信号,使用DSDCVS逻辑实现可重构单元的运算电路,改进了异步可重构单元的控制电路。用三输入的C元件实现异步可重构单元的控制电路。仿真结果表明,异步可重构结构具有低功耗、高性能的优点,适合作为IP集成到系统芯片上,组成低功耗、高性能的可重构计算平台。