探究缩短循环码性能与生成多项式的选取

从通信系统的基本原理出发,着重分析了系统中的常用信道编码。在此基础上对应用广泛的一类缩短循环码的校验性能从数学理论和matlab仿真模型两方面进行研究,更直观的揭示了生成多项式与编码校验性能的内在联系,为构造更优化的标准打下基础。

秩距离缩短码的构造

Gabidulin提出了秩距离码及最大秩距离码的理论 ,给出了判断码的最小秩距离的方法 ,并通过引进线性化多项式的概念 (类似于纠错码 )构造了一些最大秩距离码 ,并对这些最大秩距离码进行了分类 ,其中包括线性 q-循环码和最大秩距离 Reed- Solomon码 .该文在此基础上提出了秩距离缩短循环码、秩距离缩短 Reed- Solomon码以及秩距离缩短 BCH码的概念 (类似于纠错码 ) ,给出了秩距离缩短循环码的生成矩阵和校验矩阵 ,给出了秩距离缩短 Reed- Solomon码以及秩距离缩短 BCH码的校验矩阵 。

一种符合JESD204C协议的并行FEC译码器

基于JESD204C协议,设计了一种适用于64B/66B链路层的并行FEC译码器。该电路采用64位并行处理方案,降低了电路对时钟频率的要求。针对协议使用的缩短(2074,2048)二进制循环码,设计了快速旋转电路,降低了电路设计的复杂度。使用Modelsim软件完成了功能验证,结果表明,译码器能够完成数据收发、纠错和报错等功能。采用了TSMC 65 nm标准数字工艺库,在Design Compiler平台上完成了逻辑综合,报告显示,译码器电路工作频率为500 MHz时,时间裕度为0.10 ns,单通道数据处理速度可达32 Gbit/s。