适用于可重构网络安全处理器的链式多通道分组DMA

为了提高可重构网络安全处理器中CPU、密码模块和网卡等各功能部件之间的数据传输效率,提出了一种链式多通道分组直接存储器存取(direct memory access,DMA)传输方式,设计了链式多通道分组DMA的硬件架构,使用65 nm CMOS工艺标准单元库对链式多通道分组DMA进行了ASIC实现并搭建了仿真验证平台,结果表明使用链式多通道DMA的可重构网络安全处理器内部通信性能明显提升.

网络安全处理器的研究

对传统网络安全解决方案进行了描述,在此基础上,分析了目前改进的网络安全处理器的体系结构.两者最大的区别是后者尽量减少主CPU与外部总线的通信,为此在安全处理器中。

面向终端的网络安全处理器体系结构设计

提出了一种面向终端的网络安全处理器体系结构设计.该设计采用基于宏流水的总线结构,提高了数据平面的数据传输速率,缓解了总线仲裁压力.将流存储机制应用到处理器的层次化存储结构中,结合经过指令集优化的网络安全处理引擎,提高了多任务并行计算能力.同时设计了安全防护电路,用于保证处理器自身的安全性.实验和分析证明了提出的网络安全处理器具有较高的性能,能够满足终端设备的通信需求.

一种在线网络安全处理器SoC的IPSec加速器

对高速在线网络安全处理器中IPSec协议处理部分进行设计,完成了传输模式和隧道模式下网络数据包的认证头(AH)和安全封装载荷(ESP)处理。对IPSec加速器的可配置性和功能进行了FPGA验证,并在一款单通道10Gb/s在线网络安全处理器中实现了AH协议传输模式IPSec加速器的ASIC验证。测试结果表明,在200MHz时钟频率下,单个AH协议模块在传输模式下的数据吞吐率达到1.5Gb/s,通过并行的方式可以满足不同性能的网络安全需求。

多核网络安全处理器自主研制成功

2009年2月27目，科技部中国技术市场协会“五甲多核网络安全处理器（芯片）”科技成果评审会在京举行。经过技术报告、现场演示及质询讨论，评审专家委员会主任、中国工程院院士钟山宣布，“五甲多核网络完全处理器（芯片）”通过科技成果鉴定。

高性能网络安全处理器的设计

提出一种支持IPSec、SSL/TLS网络安全协议的高性能网络安全处理器的系统结构设计。该设计采用了系统级的流水线及双路单向总线设计,提高了数据传输通路的数据传输速率并且缓解了总线仲裁及数据拥塞。经过特定面积/性能优化过的密码算法引擎阵列提供了多任务并行计算能力。可编程描述符指令结构的设计,不仅合理利用了并行计算资源,而且增强了系统面向网络安全协议应用的灵活性。采用SMIC 0.13μm标准逻辑单元库综合后,实验表明:系统频率为200 MHz时,此设计对IPSec ESP隧道模式支持1.651 Gb/s的数据吞吐率,且可以实现103次/s的SSL握手协议。

100Gb/s在线网络安全处理器的10Gb/sIP核

为解决高速网络中的信息安全问题,设计实现了一种用于100Gb/s在线网络安全处理器中的单通道10Gb/s在线网络安全处理IP核,并在65nm CMOS工艺下流片验证。提出了基于中断的二级缓冲高速数据包收发机制,实现对可变长度数据包的均衡分配;通过改进交叉开关中的iSLIP调度算法,片上资源利用率达到86.6%;提出了一种快速低功耗数据库查找方法,查表速率达到11.9Gb/s。芯片集成了单通道10Gb/s高速串口、16个IPSec AH协议处理模块和16个HMAC-SHA-1认证算法模块及控制器,面积为2.4mm×3.1mm,规模为370万门。在自主设计的测试平台上的测试结果表明:单通道10Gb/s高速串口在10Gb/s传输速率及PRBS 27-1前提下,误码率达到10-13;IPSec协议处理与密码算法组成的异质多核部分在200MHz工作频率下,AH协议传输模式下的数据吞吐率满足设计要求。

基于IPSec的下一代高性能安全处理器的体系结构

IPSec是目前适合所有Internet通信的惟一一种安全技术。通过分析IPSec的处理过程,指出网络安全处理器的使用是IPSec协议高效实现的关键,并详细介绍了目前典型安全处理器的结构和应用。由于目前的网络安全处理器无法满足OC 48及其以上速率接口的处理要求,对下一代高速网络安全处理器的体系结构进行了分析和预测。

应用于网络安全协处理器的真随机数产生器

介绍一款基于环形振荡器的真随机数产生器。电路使用固定频率时钟采样可控频率振荡器的输出,使用级间反馈随机改变可控频率振荡器的振荡频率。设计启动电路来保证环形振荡器快速起振,在使能信号无效时断开振荡电路以节省功耗。电路采用CMOS0.18μm标准工艺实现,使用Hspice_RF仿真环形振荡电路的相位抖动以获得最优设计参数。仿真结果表明,电路在输出速率为1Gb/s时产生的随机序列具有良好的随机性,该设计可用于网络安全协处理器中。

一种网络安全协处理器的椭圆曲线密码模块设计

提出了一种网络安全协处理器的椭圆曲线密码(ECC)模块设计方法,可以两个核共同完成多种椭圆曲线数字签名算法,而且支持多倍点、点加和点验证运算.在0.18μmCMOS工艺下,综合后关键路径为3.42ns、面积为3.58mm2.时钟频率为250MHz时,每秒完成770多次参数长度为192位椭圆曲线数字签名算法(ECDSA)的签名或者验证.

多核网络交全处理器通过鉴定

由五甲（大连）计算机系统研发有限公司自主研发、独立设计的“五甲多核网络安全处理器（芯片）”，通过了科技成果鉴定。 鉴定认为，五甲多核网络安全处理器（芯片）填补了我国在高性能网络安全处理器领域的空白。其中，非对称多核并行处理技术自主创新性强。在国际上具有显著特色。

一种能够实现多种散列函数的VLSI-IP模块设计

给出了一种能够实现多种散列函数的VLSI-IP模块设计,应用到一种网络安全处理器的认证模块设计中.在实现SHA-1和CHI安全散列函数运算的基础上,进而利用迭代技术实现散列消息鉴别码HMAC-SHA-1和HMAC-CHI-160,并生成SSL(Security Socket Layer)协议中所需的主密钥和密钥块.采用SMIC0.13μm CMOS工艺,综合后关键路径为4.56ns,面积为0.61mm2,运算SHA-1的吞吐率达到1.82Gb/s.

一种万兆以太网在线数据收发器的设计

一种用于万兆以太网在线安全处理器中的高速数据帧收发器的结构设计.采用基于中断的共享式缓存加分布式缓存的二级缓冲收发机制,实现对万兆以太网数据帧的高效在线收发.通过改进一种调度算法的硬件实现,完成对可变长度数据包的高效调度.利用系统级建模语言systemC对设计进行建模,通过仿真优化分布式缓存FIFO的数量实现丢包率为0.将设计应用到一款万兆在线网络安全处理器中,实验结果表明,时钟频率250 MHz下的数据吞吐率达到10.06Gb/s,丢包率为0,验证了设计性能.通过配置模块中分布式缓存的数量,设计可以应用于下一代40/100Gb/s网络安全处理器中满足更高速信息安全的需求.