LDPC码的一种高效加权比特翻转译码算法

针对低密度奇偶校验(LDPC)码中加权比特翻转(WBF)译码算法在迭代过程中绝大多数情况都是进行单比特翻转,导致译码效率低并且可能会发生比特翻转"死循环"的现象,提出一种更为高效的加权比特翻转(EWBF)算法。该算法对翻转阈值进行了改进,使得每次迭代能够翻转多个比特,提高译码效率,并且能够避免译码过程出现的翻转"死循环"现象。仿真结果表明,所提译码算法与WBF算法、改进的WBF(MWBF)算法和IMWBF(Improved MWBF)算法相比,平均迭代次数分别降低51.6%~56.2%、49.6%~54.2%和48.1%~51.3%;而在译码性能方面,算法性能接近甚至优于IMWBF算法,当最大迭代次数设定为30次时,相比于IMWBF算法,在误码率为10-4时可获得0.92d B的增益。

中子辐照后CMOS工艺静态随机存储器瞬时电离辐射翻转效应实验研究

对0.15μm特征尺寸CMOS工艺商用静态随机存储器(SRAM)开展了中子辐照后的瞬时电离辐射效应实验研究,获得了中子辐照后SRAM器件的瞬时剂量率翻转效应规律,并与未经中子辐照SRAM器件的瞬时剂量率翻转效应规律进行对比。结果表明:中子辐照能有效提高CMOS工艺SRAM器件的瞬时剂量率翻转阈值,中子辐照引起的少数载流子的寿命降低是产生这种现象的主要原因。

一种抗单粒子多节点翻转的存储单元

为解决纳米CMOS工艺下单粒子多节点翻转的问题,提出了一种加固存储单元(RH-12T)。在Quatro-10T存储单元基础上对电路结构进行改进,使存"0"节点不受高能粒子入射的影响,敏感节点对的数目是晶体管双立互锁(DICE)存储单元的一半。基于敏感节点对分离和SET缩减原理,进行了加固存储单元版图设计。在相同设计方法下,该存储单元的敏感节点间距是DICE存储单元的3倍。抗SEU仿真结果表明,该存储单元具备单节点翻转全加固能力。全物理模型单粒子瞬态仿真结果表明,该存储单元的线性能量转移(LET)翻转阈值为DICE存储单元的2.8倍,能有效缓解单粒子多节点翻转的问题。

0.18μm CMOS电路瞬时剂量率效应实验研究

利用脉冲激光源及脉冲X射线源,开展了超深亚微米CMOS反相器及CMOS静态随机存储器的瞬时剂量率效应实验,测量了CMOS电路瞬时剂量率效应,并与微米级电路的瞬时剂量率效应进行了比较。结果表明,对于CMOS电路,特征尺寸的缩小对其抗瞬时剂量率性能的影响与电路的规模有关。0.18μm CMOS反相器的抗瞬时剂量率性能远优于微米级反相器,而0.18μm CMOS静态随机存储器的抗瞬时剂量率性能远低于微米级及亚微米级存储器。

EEPROM和SRAM瞬时剂量率效应比较

对一种256 kb EEPROM电路AT28C256和一种256 kb SRAM电路HM62256开展了"强光一号"瞬时剂量率效应实验,测量了存储器的闩锁效应、翻转效应等。HM62256的翻转阈值为9.0×106 Gy(Si)/s,闩锁阈值高于5.4×107 Gy(Si)/s。AT28C256的闩锁阈值为2×107 Gy(Si)/s,存储单元翻转阈值高于3.0×108 Gy(Si)/s。对于SRAM,其翻转阈值远低于闩锁阈值;而对于EEPROM,在瞬时辐照下,闩锁阈值远低于存储单元的翻转阈值。基于两种存储器的数据存储原理,分析了SRAM和EEPROM瞬时剂量率效应差异的原因。

64K CMOS随机存储器瞬时辐射损伤模式分析

对64K CMOS随机存储器6264进行了"强光一号"长脉冲辐射状态和短脉冲辐射状态下的辐照实验,测量了存储器翻转效应,分析了不同脉冲宽度下效应的差异,绘制了存储单元的翻转位图,研究了6264的辐射损伤模式。对于6264,其存储单元的翻转主要由内部路轨塌陷引起。

CMOS电路瞬态辐照脉冲宽度效应的实验研究

在"强光一号"加速器上,对两种CMOS反相器和一种CMOS存储器进行了长脉冲状态和短脉冲状态下的辐照实验,测量了CMOS电路的瞬时辐照效应规律,得到了CMOS电路辐射损伤阈值与脉冲宽度的关系,分析了CMOS电路在不同脉冲宽度下的效应差异。实验结果表明:CMOS电路的辐射损伤阈值随脉冲宽度的增加而降低,在20 ns的脉冲宽度辐照下,CMOS反相器4007和4069的闩锁阈值大约为150 ns脉冲辐照下的2倍,CMOS存储器6264的翻转阈值在20 ns脉冲宽度辐照下为150 ns脉冲宽度辐照下的3倍。

一种新的单端输入迟滞比较电路

设计了一种结构特殊的迟滞比较器，电路为单端输入，翻转电压以及迟滞电压均由电路内部产生，通过对电路内部的参数调节即可改变翻转电压和迟滞电压的具体值．电路自身具有一个结构简单的电流源产生电路，不需要从外界获取偏置电压、仅由电源供电，因此有很强的独立性．通过0．6μmCMOS工艺来实现，HSpice仿真结果表明：在3V的工作电压下翻转电平可设置在100～240mV之间，迟滞电压能精确到5mV，瞬态响应时间小于1μs．

一种基于内部迟滞比较器的新型RC振荡器

提出并设计了一种新型RC振荡器,采用3.3 V CMOS工艺实现。与传统的基于外部迟滞比较器的原理不同,该RC振荡器巧妙地基于内部正反馈的迟滞比较器设计而成。它具有电路结构简单,芯片面积小,成本低廉的优点,而且可以根据不同的控制信号,工作于高频2.5 MHz或低频135 kHz。仿真结果表明,该电路符合设计指标。

一种高性能欠压封锁电路

基于0.6μm BiCMOS工艺设计了一种无需基准电压源和比较器的高性能欠压封锁电路(UVLO)。利用带隙基准电压源的原理,实现了欠压封锁的阈值点和迟滞量;而且带隙基准电压源结构自身的稳定性决定了欠压封锁能够稳定工作。仿真验证结果表明,该欠压封锁电路的翻转阈值点几乎不随温度变化。

一种锂离子电池管理芯片的失效定位

针对一种锂离子电池管理芯片的失效定位进行了研究。某单机在测试时由于锂离子电池管理芯片失效,导致所采集的电压数据间歇异常跳变。经一致性分析,发现失效锂离子电池管理芯片老炼后的转换功耗和回读功耗与同批次芯片相比异常增加。通过微光分析和版图对比,发现失效芯片中菊花链电流比较器的NMOS管存在漏电缺陷。对比较器工作原理进行进一步分析,并分析了SCLK接口和CNVST接口的翻转阈值与功耗变化量之间的关系,确认了芯片失效是由于NMOS管漏电所导致,且通过电老炼可以暴露NMOS管的漏电缺陷。最后,针对器件功耗变化量与内部NMOS管漏电之间的关系进行了仿真和计算,定量验证了锂离子电池管理芯片老炼后功耗的增加是由于比较器NMOS管漏电引起的。

基于校验和更新的低复杂度LDPC码硬判决译码算法

为使低密度奇偶校验(low-density parity-check,LDPC)码的硬判决译码算法具有更低的计算复杂度和更高的译码性能,提出了一种新的校验和计算算法,具有较低的计算量,可应用于现有的所有硬判决译码算法.结合该算法对一种计算量近似于比特翻转(bit flipping,BF)算法的多阈值比特翻转(multi-thresholdBF,MTBF)算法进行了进一步改进,获得了更低的译码复杂度和更好的译码性能,在迭代5次时获得了0.15 dB的性能增益.

一种基于缩短激活时间的硬件木马检测方法

通过对硬件木马的激活过程进行建模,分析了影响激活时间的主要因素,提出一种在集成电路设计阶段插入木马检测专用模块(MFTD)的方法,即在电路中翻转概率低的节点处插入特殊结构的门单元,使电路中所有节点翻转概率都大于特定值.基于ISCAS′89基准电路s386的仿真结果表明:通过合理设定电路中节点的翻转阈值,该方法能够在检测阶段有效增加电路的开关频率,缩短木马的激活时间,提高检测效率,同时使面积开销较小.