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高速微功耗改进型肖特基晶体管逻辑
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作者 刘炳国 洪垣 《固体电子学研究与进展》 CAS CSCD 北大核心 1990年第1期34-38,共5页
研制了一种应用漂洗发射极晶体管和U型槽隔离技术的改进型肖特基晶体管逻辑电路(MSTL),它不仅具有标准STL高速度和ISL工艺简化的优点,与采用多晶硅发射极晶体管和氧化隔离技术的MSTL比较,进一步简化了工艺,且能在微功耗下工作.实验表明... 研制了一种应用漂洗发射极晶体管和U型槽隔离技术的改进型肖特基晶体管逻辑电路(MSTL),它不仅具有标准STL高速度和ISL工艺简化的优点,与采用多晶硅发射极晶体管和氧化隔离技术的MSTL比较,进一步简化了工艺,且能在微功耗下工作.实验表明,采用4μm的设计规则,在50μA的工作电流下,传输延迟时间为3.2ns,速度功耗乘积为0.24pJ,集成度为190门/mm^2. 展开更多
关键词 肖特基晶体管 双极型 集成电路
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自对准栅金刚石MESFET器件研究
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作者 周建军 柏松 +5 位作者 陈刚 孔岑 耿习娇 陆海燕 孔月婵 陈堂胜 《固体电子学研究与进展》 CAS CSCD 北大核心 2013年第1期28-31,85,共5页
基于表面氢化处理的金刚石材料,利用自对准栅工艺技术研制了p型金刚石肖特基栅场效应晶体管(MESFET)。利用AFM和Raman测试方法对材料的特性进行了测试及分析。同时,对研制的金刚石MESFET器件进行了TLM以及直流特性测试及性能分析。利用... 基于表面氢化处理的金刚石材料,利用自对准栅工艺技术研制了p型金刚石肖特基栅场效应晶体管(MESFET)。利用AFM和Raman测试方法对材料的特性进行了测试及分析。同时,对研制的金刚石MESFET器件进行了TLM以及直流特性测试及性能分析。利用TLM方法测试获得的表面氢化处理金刚石材料的方阻和Au欧姆接触比接触电阻率分别为4kΩ/□和5.24×10-4Ω.cm2。研制的1μm栅长金刚石MESFET器件的最大电流在-5V偏压下达到10mA/mm以上。 展开更多
关键词 金刚石 肖特基栅场效应晶体管 表面氢化
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一种新型介质槽隔离SiCOIMESFET
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作者 龚欣 张进城 郝跃 《固体电子学研究与进展》 CAS CSCD 北大核心 2005年第1期60-64,共5页
提出了一种新型的 Si COIMESFET器件结构 ,即介质槽隔离 Si COIMESFET。模拟结果表明 ,新型结构器件与常规平面 Si COI MESFET器件相比 ,击穿电压得到很大提高 ,从 3 80 V提高到近 1 1 0 0 V,而饱和漏电流和跨导下降。但通过器件结构的... 提出了一种新型的 Si COIMESFET器件结构 ,即介质槽隔离 Si COIMESFET。模拟结果表明 ,新型结构器件与常规平面 Si COI MESFET器件相比 ,击穿电压得到很大提高 ,从 3 80 V提高到近 1 1 0 0 V,而饱和漏电流和跨导下降。但通过器件结构的优化设计可以保障在击穿电压提高的同时漏电流和跨导不会发生大的退化。该器件结构为高温、抗辐照和大功率集成电路研制打下基础。 展开更多
关键词 绝缘体上碳化硅 肖特基栅场效应晶体管 介质槽隔离 击穿电压
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TTL与非门的改进和发展
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作者 戴月明 倪红珍 《泰山学院学报》 1998年第6期5-7,共3页
数字集成电路的工作速度和功耗是两项重要的技术指标,普通TTL与非门电路尚不能满足高速度、低功耗的要求.因此,出现了各种改进电路的系列产品.国产TTL集成电路共有5个系列:T100、T2000、T3000、T4000和T000系列.对应的国际系列如表1所示.
关键词 TTL与非门 电压传输特性 泄放电路 抗饱和 肖特基晶体管 数字集成电路 工作速度 低功耗 势垒二极管 门电路
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改进型异质栅对深亚微米栅长碳化硅MESFET特性影响
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作者 宋坤 柴常春 +3 位作者 杨银堂 贾护军 陈斌 马振洋 《物理学报》 SCIE EI CAS CSCD 北大核心 2012年第17期450-457,共8页
基于器件物理分析方法,结合高场迁移率、肖特基栅势垒降低、势垒隧穿等物理模型,分析了改进型异质栅结构对深亚微米栅长碳化硅肖特基栅场效应晶体管沟道电势、夹断电压以及栅下电场分布的影响.通过与传统栅结构器件特性的对比表明,异质... 基于器件物理分析方法,结合高场迁移率、肖特基栅势垒降低、势垒隧穿等物理模型,分析了改进型异质栅结构对深亚微米栅长碳化硅肖特基栅场效应晶体管沟道电势、夹断电压以及栅下电场分布的影响.通过与传统栅结构器件特性的对比表明,异质栅结构在碳化硅肖特基栅场效应晶体管的沟道电势中引入了多阶梯分布,加强了近源端电场;另一方面,相比于双栅器件,改进型异质栅器件沟道最大电势的位置远离源端,因此载流子在沟道中加速更快,在一定程度上屏蔽了漏压引起的电势变化,更好抑制了短沟道效应.此外,研究了不同结构参数的异质栅对短沟道器件特性的影响,获得了优化的设计方案,减小了器件的亚阈值倾斜因子.为发挥碳化硅器件在大功率应用中的优势,设计了非对称异质栅结构,改善了栅电极边缘的电场分布,提高了小栅长器件的耐压. 展开更多
关键词 碳化硅 肖特基栅场效应晶体管 异质栅 短沟道效应
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Parallel arrays of Schottky barrier nanowire field effect transistors: Nanoscopic effects for macroscopic current output 被引量:3
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作者 Sebastian Pregl Walter M. Weber +5 位作者 Daijiro Nozaki Jens Kunstmann Larysa Baraban Joerg Opitz Thomas Mikolajick Gianaurelio Cuniberti 《Nano Research》 SCIE EI CAS CSCD 2013年第6期381-388,共8页
We present novel Schottky barrier field effect transistors consisting of a parallel array of bottom-up grown silicon nanowires that are able to deliver high current outputs. Axial silicidation of the nanowires is used... We present novel Schottky barrier field effect transistors consisting of a parallel array of bottom-up grown silicon nanowires that are able to deliver high current outputs. Axial silicidation of the nanowires is used to create defined Schottky junctions leading to on/off current ratios of up to 106. The device concept leverages the unique transport properties of nanoscale junctions to boost device performance for macroscopic applications. Using parallel arrays, on-currents of over 500 gA at a source-drain voltage of 0.5 V can be achieved. The transconductance is thus increased significantly while maintaining the transfer characteristics of single nanowire devices. By incorporating several hundred nanowires into the parallel arra36 the yield of functioning transistors is dramatically increased and device- to-device variability is reduced compared to single devices. This new nanowire- based platform provides sufficient current output to be employed as a transducer for biosensors or a driving stage for organic light-emitting diodes (LEDs), while the bottom-up nature of the fabrication procedure means it can provide building blocks for novel printable electronic devices. 展开更多
关键词 silicon nanowire effective Schottky barrier lowering parallel arra^electric field enhancement output current amplification
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