一种可快速锁定的低抖动自偏置锁相环设计

设计了一种可快速锁定、具有固定带宽比和良好抖动性能的自偏置锁相环。采用增加VCO延迟单元输出节点放电时间常数的方法,对VCO进行优化设计,获得良好的抖动性能。基于0.25μm混合信号CMOS工艺进行设计和仿真,在2.5 V电源供电条件下,锁相环的工作频率范围为600~1 500 MHz,在1 250 MHz输出频率的峰峰值抖动为14.3 ps,核心电路功耗为44mW。在不同工艺条件下的仿真结果表明,PLL在不同工艺条件下均具有良好的抖动性能。

应用于DC-DC转换器的电流采样电路

设计了一种应用于DC-DC转换器的电流采样电路。提出了一种新型的电感等效直流电阻(DCR)采样方法,利用电感自身的DCR实现电流的采样与限流功能,节省了采样电阻,提高了DC-DC转换器的转换效率。同时电路将传统结构中的电流采样电路与脉冲宽度调制(PWM)比较器进行了合并,使系统结构更加简单。在基于0.35μm双极CMOS DMOS(BCD)工艺设计的DC-DC转换器中进行了验证,测试结果表明该DC-DC转换器输入电源电压为4.5~38 V,输出电压为0.6~12 V,负载电流最大可达5 A,转换效率可达95%,可以满足一般的电源应用需求。设计的DC-DC转换器面积为2.30 mm×2.30 mm,其中电流采样电路部分面积仅为0.30 mm×0.40 mm。