一种用于Pipeline ADC的高线性度栅压自举开关

在流水线模数转换器(Pipeline ADC)电路中,栅压自举开关中的非线性电容会对开关管的导通电阻产生直接的影响,导致采样非线性。设计了一种三路径的高线性度栅压自举开关,采用三个自举电容,分别构成两条主路径和一条辅助路径,使得输入信号在通过两条主路径传输到开关管栅端时加快栅端电压的建立,同时利用辅助路径驱动非线性电容,减少电路中非线性电容对采样电路线性度的影响,从而增强信号驱动能力,提高整体电路的精度。本文设计的栅压自举开关应用于14 bit 500 MHz流水线ADC的采样保持电路中。采用TSMC 28 nm CMOS工艺进行电路设计。仿真结果表明,在输入频率为249 MHz,采样频率为500 MHz的条件下,该栅压自举开关的信噪比(SNDR)达到92.85 dB,无杂散动态范围(SFDR)达到110.98 dB。

一种用于列并行ADC的改进型栅压自举开关

CMOS图像传感器中列并行模数转换器(ADC)的面积受到严格限制,ADC采样保持电路中的栅压自举开关也必须满足每列的面积要求。在传统单电容型栅压自举开关的基础上,利用源极跟随器在降低开关导通电阻的同时提高了电路的可靠性;通过体效应补偿电路降低输入变化对导通电阻的影响;同时,在列共用偏置电路上增加控制开关,减少不必要的功耗。提出的电路使用UMC 0.11μm CMOS工艺实现,电源电压为3.3V,仿真结果表明开关导通电阻降低了约28.6%,输入范围内电阻变化率小于1.2%,有效位数提高了1bit,而面积只增加了15%。流片后测试结果显示,以20MS/s的采样频率对1.97MHz的输入进行采样,测得信噪比(SNR)、无杂散动态范围(SFDR)和有效位数(ENOB)分别为85.8dB、71.1dB和11.5bit。

自举开关电路专利技术综述

本文从专利文献的角度对自举开关电路的发展进行分析,介绍了自举开关电路技术发展路线以及国内外重要技术的发展路线。

一种新型栅压自举开关的设计

设计一种新型自举开关(Boost Bootstrap)电路结构,应用于SAR ADC的采样保持电路中,从而实现over-rail inputrange。此结构改进了之前同种电路输入电压不能高于2*VDD的不足。采用SMIC 55nm低压工艺,电源电压0.6V,在Cadence Spectre环境下进行电路仿真。结果表明:该电路在采样期间基本保持输出电压比输入信号大1.15V,满足SAR ADC中采样保持电路的应用需求。

一种用于12位SAR ADC的自举开关的设计

在传统自举开关的基础上,设计了一款应用于12位SAR ADC的栅压自举开关电路。电路采用0.18μm标准CMOS工艺,仿真结果显示该电路可实现栅压自举,有效位数高达14位,满足各项性能指标。

高性能栅压自举开关的设计

对模数转换器中的传统开关电路的导通电阻进行了详细的理论分析,提出了一种互补型栅压自举开关电路。该电路结构相比于传统开关,通过少量的功耗代价换取了更优的频域性能,在不同工艺角下具有更好的鲁棒性,适用于先进工艺下的低电压工作环境。互补型栅压自举开关电路采用28 nm工艺设计,在1 V的电源电压下,对800 f F的负载电容进行速率为800 MS/s的采样,在低频输入下(181.25 MHz)实现的无杂散动态范围(SFDR)为89 d B,四倍奈奎斯特输入频率下(1 556 MHz)实现的SFDR为65 d B,开关电路面积为80μm×20μm。

GABP算法构建高精度CMOS电压自举采样开关性能预测模型

模拟集成电路中器件的设计参数与性能指标具有非线性映射关系,同时繁复的设计参数相互制约,使模拟IC满足应用约束下的折中设计极为复杂,电路研发耗时费力。基于自适应学习的神经网络算法能够建立具有非线性映射关系的预测模型,同时具有宽解空间和易获取全局最优解的遗传算法可进一步弥补建模和求解的精度。采用BP神经网络结合遗传算法(GABP)的复合优化框架对CMOS电压自举采样开关的设计参数和性能指标进行精准建模并优化整体电路性能,建模结果与单BP神经网络模型进行了对比,结果表明,GABP复合建模精度高于BP神经网络,拟合相关度从0.73007有效提升到0.94596,模型可靠性有大幅提高,证明了GABP复合优化可有效应用于电路性能的高效预测和辅助优化设计。

一种低功耗高性能自举采样开关

提出了一种基于TSMC 40 nm/0.9 V CMOS工艺设计的适用于音频范围的低功耗高性能栅压自举采样开关电路。通过PMOS晶体管的衬底和漏极相连接代替了时钟放大模块,极大降低了电路整体的功耗。在输入端增加了一个NMOS晶体管,随着开关时钟的开启/关闭,通过抑制核心采样晶体管的体效应,可以有效提高开关线性度。鉴于音频信号的范围,选用频率为19.53 kHz、幅值为0.3 V的正弦波信号进行10 MHz采样频率的高速采样仿真,与传统结构相比,有效位数(ENOB)、信噪比(SNR)、无杂散动态范围(SFDR)和总谐波失真(THD)四项性能指标分别提升了5.5%、3.7%、13.8%和5.4%,并且功耗降低了36.8%。

适用于中频采样的CMOS自举采样开关

分析了影响CMOS采样开关性能的非理想因素,针对中频采样A/D转换器对采样开关特性的要求,改进得到了一种新型的CMOS自举采样开关。较之传统栅压自举开关,此新型MOS采样开关能够消除由于阈值电压随输入信号变化所产生的非线性。基于0.18μm标准CMOS数模混合工艺对电路进行了模拟,模拟结果显示,在输入信号为2.39 MHz正弦波,峰峰值为2 V,采样时钟频率为100 MHz时,开关的无杂散动态范围达到116.7 dB,较之传统自举采样开关提高了15dB左右。试验结果表明该栅增压电路非常适用于高速中频采样。

采用改进自举开关的12 bit 40 MS/s流水线ADC

设计了一种用于分时长期演进(TD-LTE)系统基带信号处理的12bit40MS/s无校准的流水线模数转换器(ADC).在采样保持前端设计了一种改进的栅压自举开关,有效减少了电路的非线性失真,提高了开关的线性度.设计的ADC采用全2.5bit/级架构,利用级电路缩减技术满足面积与功耗要求.芯片基于130nmCMOS(互补金属氧化物半导体)工艺流片验证,电源电压1.2V.实测整个ADC,最大INL(积分非线性)和DNL(微分非线性)误差分别为1.48LSB(最低有效位)和0.48LSB.动态特性测试结果表明:在40MS/s采样频率、-1dBFS(满度相对电平)、4.3MHz正弦输入下,设计的模数转换器信噪失真比(SNDR)达到63.55dB,无杂散动态范围(SFDR)达到76.37dB.整个ADC在40MS/s全速工作时功耗48mW,芯片面积(包含Pad)为3.1mm×1.4mm.

应用于10bit 10MSPS SAR ADC的自举采样开关的设计

基于Global Foundries 0.18μm CMOS工艺,设计了一种用于10bit 10MSPS SAR ADC的栅压自举采样开关电路.讨论了互补型CMOS采样开关和传统的栅压自举采样开关的不足,提出了一种新型的栅压自举采样开关电路结构,有效地提高了该电路的可靠性.仿真结果表明:当输入信号频率接近奈奎斯特频率时,该栅压自举采样开关电路的信噪比可以达到72dB,可以适用于10bit 10MSPS SAR ADC的应用需求.

一种新型栅压自举采样开关

基于SMIC 0.18μm CMOS工艺,设计了一种新型的栅压自举采样开关。采用镜像结构,增加了自举电容。采用时钟控制反相器,减少了MOS采样开关管的栅极节点寄生电容。这些措施有效抑制了电荷共享效应,提高了线性度,提高了采样开关的导通、关断速度。仿真结果表明,在6.25 MHz频率、0.8 V输入正弦波信号、100 MHz采样频率的条件下,该栅压自举采样开关的SFDR为111.3 dBc,SNDR为108.9 dB。

一种新型高线性度CMOS自举采样开关

分析了采样开关中非线性的来源,以及传统自举采样开关的弊端,提出了一种新型高线性度CMOS自举采样开关电路结构。相比传统自举采样开关,新型电路可以将阈值电压随输入信号变化引入的非线性减至最小。采用0.18μm标准CMOS工艺,在Cadence Spectre环境下仿真。结果显示,当输入频率为15MHz、峰峰值为0.84V的正弦波,且采样时钟频率为30MHz时,采样开关的无杂散动态范围达到93dB,较之传统自举采样开关提高了近20dB。

一种高线性度CMOS自举采样开关

作为ADC系统与外界的接口,采样开关的性能优劣直接决定了ADC所接收到的信号纯度和真实性。高线性度的CMOS开关可在极大程度上抑制采样时间不确定、时钟馈通和电荷注入等非线性误差。文章首先讨论了MOS采样开关非线性的来源和互补型CMOS采样开关的不足之处,然后设计实现了一种高线性度CMOS自举采样开关。仿真结果表明所设计的高线性度CMOS自举开关的SFDR达101.5dB,可以适用于16位精度的ADC应用要求。

面向生物电信号提取的超低功耗自举采样开关

为有效提取低频、微弱、易受干扰的人体生理信号,可穿戴和医疗植入式ASIC电极中的ADC需搭载低功耗、高输出线性的栅压自举采样开关,其性能直接影响生物界面上本征信号的完整性和提取精度。本研究采用65 nm/0.6 V CMOS工艺,设计了一种适配该应用的栅压自举采样开关。通过附加"虚拟管"抑制电荷注入效应提升采样精度,通过增设"动态体偏置模块"和"体偏置切换控制模块",抑制阈值波动,稳定输出线性度。考虑人体生物电信号的低幅度和低频特性,分别对峰值0.6 V的信频上限10 kHz和低频100 Hz的模拟生理电信号以10 Msample/s的采样频率进行高速采样仿真分析。结果显示:在高频10 kHz消耗功耗587.3 nW,有效采样位数达8.9 bit,获得非杂散动态范围62.02 dB;当信频降为100 Hz,功耗降至6 nW,有效位数6.33 bit,非杂散动态范围可提升至78.19 dB。Cadence仿真结果表明,设计的自举开关性能可较好地满足人体生物电信号的采样需求。

用于GEM-TPC探测器读出芯片的10 bit20 MSPS SAR ADC设计

随着大面积气体电子倍增器——时间投影室探测器的不断发展,其对读出电子学的密度和集成度要求越来越高。基于180 nm的CMOS工艺设计完成了一款10 bit、20 MSPS的逐次逼近寄存器型模数转换器原型芯片。利用该芯片结合模拟前端模块和数字信号处理器,可实现全数字化的前端读出专用集成电路用于GEM-TPC的读出。该ADC主要由DAC模块、动态比较器模块、异步时钟生成模块和SAR逻辑模块构成。仿真结果表明,输入信号频率为1.836 MHz时,ENOB为8.61 bit,内核功耗约为3.3 mW/Ch。

一种用于10位100 MSPS流水线A/D转换器的CMOS线性采样开关

分析了影响CMOS模拟开关性能的主要因素,针对10位100MHz采样频率A/D转换器对输入信号动态特性的要求,设计了一种适合在3.3V电源电压下工作的CMOS全差分自举开关采样电路。基于0.35μm标准CMOS数模混合工艺,在Cadence环境下采用Hspice对电路进行了模拟。模拟结果显示,其无杂散动态范围达到95dB,满足了A/D转换器采样保持电路对输入信号高动态范围的要求,也保证了电路的可靠性。

一种用于14bit 50MHz流水线模数转换器的CMOS采样开关

分析了影响CMOS采样开关性能的非理想因素,针对14bit50MHzA/D转换器对采样开关特性的要求,提出了一种新型的时钟馈通补偿结构.该结构通过增加dummy开关管能够有效消除时钟馈通对采样值的影响,打破了开关设计中速度和精度之间的制约关系.基于SMIC0.25μm标准CMOS数模混合工艺,采用Hspice对电路进行了模拟.模拟结果显示,在输入信号为23.3MHz正弦波,峰峰值为2V,采样时钟频率为50MHz,时钟上升/下降时间为0.1ns时,无杂散动态范围达到92dB,信噪失真比达到83dB;同时时钟馈通效应造成的保持误差由5.5mV降为90μV.这种具有时钟馈通补偿结构的采样开关特别适用于高速高分辨率模数转换器.

高性能高动态范围的CMOS模拟开关

介绍提高信号幅度的自举模拟开关的设计,输入信号通过该开关后的动态范围达到满幅度。采用0.34μm的CMOS工艺,用Hspice进行仿真,并给出仿真结果。

160Msps双通道时间交织的采样保持电路设计

阐述一种双通道时间交织采样保持电路的设计,它是基于电源电压3.3V,0.13μm CMOS工艺,应用于12位160Msps双通道时间交织流水线模数转换器(ADC)中,改善型栅压自举开关被设计用来实现高的线性度。仿真结果表明,当采样速率为160Msps时,有效位数达到14.86bit,电源电流为17.3mA,无杂散动态范围达到96.2dB。