三相电压不平衡下DDSRF-PLL与DSOGI-PLL的锁相误差检测与补偿方法

由于高渗透的分布式电源、多样化的负荷类型以及电网故障等因素,并网点三相电压不仅存在幅值不平衡,而且会出现相位不平衡现象。这种情况下,广泛应用的解耦双同步坐标系锁相环(DDSRF-PLL)和双二阶广义积分器锁相环(DSOGI-PLL)无法获得精确的同步信息。为此,该文在论证这两种锁相环具有理论等价性的基础上,阐释三相电压不平衡与锁相误差的内在关系,进而提出一种锁相误差的补偿方法,实现幅值和相位不平衡下的准确锁相。所提方法仅需对电压采样值进行简单计算即可获得不平衡相位和锁相误差,实现开环相位补偿,无需修改原有锁相结构,具有良好的拓展性。最后,通过仿真和实验验证了所提方法的有效性。

一种低抖动电流模自偏置锁相环设计

基于28 nm CMOS工艺,设计了一款新型电流模自偏置锁相环.重点分析了电荷泵、电压转电流(V-I)模块、电流型数模转换器(Digital to Analog Converter,DAC)及电流控制振荡器(Current-Controlled Oscillator,CCO)的电路设计和功能.采用电流复制反馈偏置(Replica Feedback Bias)技术,实现了带宽自适应,利用可编程的DAC模块降低了输入范围对于系统稳定性的影响,消除分配范围对于环路稳定性的影响,利用前分频器进一步拓宽输入频率范围,实现了宽输入输出频率范围及低抖动电流模锁相环的设计.整体芯片面积为0.07462 mm^(2),采用双电源供电1.8 V/0.9 V,最大功耗为10 mW,输出频率为1 GHz~3.2 GHz.仿真测试结果表明,输入参考频率为50 MHz时,在2.1 GHz中心频率1 MHz频偏处的相位噪声为−98.18 dBc/Hz,rms抖动为1.914 ps.

两相静止坐标系下基于改进型双二阶广义积分器的锁相环控制策略

由于分布式新能源和多样化负荷广泛接入电网,传统基于单同步旋转坐标系的锁相环(SRF-PLL)结构在复杂工况下无法准确地跟踪电网相位、频率等参数,因此本文提出一种在两相静止坐标系下基于改进型双二阶广义积分器(DSOGI)的锁相环控制策略。首先,采用级联谐振滤波器处理低频段奇次谐波,在二阶广义积分正交信号发生器(SOGI-QSG)的基础上添加直流偏置滤除支路,在消除直流扰动、实现正负序电压解耦分离的同时,优化对高频段谐波的抑制;然后,构建αβ锁相环(PLL)结构,基于小信号控制模型优化动态响应性能,提高锁相精度;最后,通过Matlab/Simulink仿真对比,证明了改进型锁相环控制策略的有效性。

一种电流失配自适应补偿宽带锁相环设计

针对宽带自偏置锁相环(PLL)中存在严重的电荷泵电流失配问题,提出了一种电流失配自适应补偿自偏置锁相环。锁相环通过放大并提取参考时钟与反馈时钟的锁定相位误差脉冲,利用误差脉冲作为误差判决电路的控制时钟,通过逐次逼近方法自适应控制补偿电流的大小,逐渐减小鉴相误差,从而减小了锁相环输出时钟信号抖动。锁相环基于40 nm CMOS工艺进行设计,后仿真结果表明,当输出时钟频率为5 GHz时,电荷泵输出噪声从-115.7 dBc/Hz@1 MHz降低至-117.7 dBc/Hz@1 MHz,均方根抖动从4.6 ps降低至1.6 ps,峰峰值抖动从10.3 ps降低至4.7 ps。锁相环输出时钟频率为2~5 GHz时,补偿电路具有良好的补偿效果。

自偏置锁相环的相位噪声分析

自偏置锁相环被提出以来,被认为能够以简单的电路结构降低锁相环的环内分频比从而改善环路带宽内的相位噪声。从噪声的相关性出发,分析了信号经过自偏置电路后对相位噪声的影响,并通过计算自偏置锁相环的相位传递函数得到其相位噪声模型,对比于传统单环式锁相环结构,其环内分频比并未降低。通过设计一2.28~2.52GHz的自偏置锁相环,对其相位噪声进行测试并与传统单环和偏置式锁相环进行比较,测试结果也表明自偏置锁相技术并不能降低锁相环的带内相位噪声。

自偏置自适应电荷泵锁相环

针对电荷泵锁相环的带宽受限问题,提出带宽随锁相环状态动态变化的自偏置自适应电荷泵锁相环。使锁相环的最大可用带宽与参考信号的频率成线性关系,消除环路带宽受最小参考信号频率的限制,并且使其与工艺、电压和温度无关。根据环路的工作状态动态调节系统的带宽,在提高锁相环锁定速度的同时改善输出信号的噪声性能。采用0.18μm1.8V1P6MN阱标准CMOS数字工艺完成设计,版图面积为0.048mm2。仿真结果表明,当参考信号在2.8MHz到26.6MHz的范围内变化时,输出信号的相对抖动峰峰值小于1.6%,工艺、电压和温度对相对抖动的影响小于2.1%,所有情况下的功耗都小于20mW。

一种基于自偏置技术的低抖动锁相环

设计了一种环路带宽与输入频率的比值固定的自偏置锁相环。对VCO延迟单元进行改进,降低了抖动。采用SMIC 65nm CMOS工艺,在1.2V的工作电压下对锁相环进行仿真,输出频率范围为0.5~3.125 GHz。仿真结果表明,在输出频率1.875 GHz处的峰峰值抖动为8.7ps,电路的核心功耗为45mW,相位噪声为-79.7dBc/Hz。

一种可快速锁定的低抖动自偏置锁相环设计

设计了一种可快速锁定、具有固定带宽比和良好抖动性能的自偏置锁相环。采用增加VCO延迟单元输出节点放电时间常数的方法,对VCO进行优化设计,获得良好的抖动性能。基于0.25μm混合信号CMOS工艺进行设计和仿真,在2.5 V电源供电条件下,锁相环的工作频率范围为600~1 500 MHz,在1 250 MHz输出频率的峰峰值抖动为14.3 ps,核心电路功耗为44mW。在不同工艺条件下的仿真结果表明,PLL在不同工艺条件下均具有良好的抖动性能。

基于PLL频率合成器锁相环的降噪技术

随着无线通信技术的发展以及测试仪器小型化的需要,基于PLL频率合成器锁相环的应用也越来越广泛,这就提出了一个如何在此类锁相环中获得低相位噪声信号的问题。本文简要介绍了PLL频率合成器的基本概念、锁相环的噪声源以及基于频率合成器锁相环相位噪声的估算,在此基础上结合理论推导和工程经验提出了改善相位噪声指标的几种技术措施,包括提高鉴相灵敏度和鉴相频率、优化环路滤波器、改善电源滤波等多种手段。实践证明方法可行有效,获得的环路输出信号不但相位噪声指标满足设计要求,而且杂散信号较少且幅度很低,也为其他该类锁相环的设计和调试提供了有益的参考。

CMOS锁相环PLL的设计研究

在阅读大量锁相环近十年发表的英文文献的基础上 ,对锁相环的设计及特性做了深入的分析 ,并对锁相环的主要部件相频检测器和压控振荡器的结构和特性做了比较和总结。

一种基于自偏置技术的低功耗锁相环设计

采用TSMC 0.13μm CMOS工艺,设计并实现了一种低功耗、具有固定的环路带宽与工作频率之比,以及良好相位噪声性能的自偏置锁相环（PLL）芯片电路。仿真结果表明,该PLL电路工作频率范围为200~800 MHz,在480MHz输出频率的相位噪声为-108dBc@1 MHz,1.2V电源供电下消耗功耗2mW。芯片核心电路面积仅为0.15mm2,非常适合应用于系统集成。

一种自偏置锁相环结构的分析

介绍了一种自偏置结构形式的锁相环设计方法,在一定程度上可以对锁相频率源输出信号质量进行改善,提升产品性能,简化设计。在没有增加额外环外混频频率信号的情况下,对改进后的锁相环电路进行测试,其相位噪声指标提高约10 dB,具有较大的工程应用优势。

一种自偏置锁相环电路的分析与测试

自偏置锁相环电路结构自提出以来便受到了极大的关注,人们普遍认为其可以改善锁相环的相位噪声。为了验证这种结构能否改善传统锁相环电路的相位噪声性能,根据锁相环的基本理论设计并实现了一种可进行重新配置的锁相环电路结构,电路中的锁相环结构可以在传统锁相环、自偏置锁相环和普通偏置锁相环之间进行切换。使用信号源分析仪分别测试得到了这3种结构的相位噪声性能:自偏置锁相环的带内相位噪声比普通锁相环恶化了约6 d B,而采用普通偏置锁相环使环路等效分频比减小5的相位噪声比普通锁相环改善了约14 d B。理论与测试结果均表明,自偏置锁相环和普通锁相环相比,环路反馈回路中的分频比并没有有效降低,因此自偏置锁相环的相位噪声性能并没有得到改善。

利用PLL锁相环实现频率合成

本文介绍了单片集成频率合成器PE3336的基本原理和设计方法，通过间接合成的方法产生2600MHz到2900MHz输出频率、10MHz频率间隔、大于7dBm输出功率的输出信号。通过严格设计、仔细调试以后，达到了设计指标要求，能够满足实际中的使用要求。

自偏置锁相环结构及其稳定性条件分析

给出了基于自偏置技术的电荷泵锁相环电路，压控振荡器的工作频率动态地建立了电路内部所有的偏置电压和电流，从而实现了固定衰减因子，固定环路带宽与工作频率之比，这二者由电容的比率决定，极大地实现了电路设计的工艺无关性，同时也得到了小的相位抖动，最后，对这种锁相环的稳定性进行了一定的分析。

一种自适应可重构宽带低抖动锁相环时钟

为满足不同速率的串行收发数据采样需求,基于可重构电荷泵阵列设计了一种低抖动宽带锁相环时钟。根据锁相环倍频系数,自适应匹配电荷泵阵列输出电流,实现了较宽频率变换的低抖动输出时钟。锁相环时钟采用40 nm CMOS工艺设计,面积为367.227*569.344μm^(2)。测试结果表明,锁相环调谐范围为1~4 GHz,输出时钟均方根抖动为3.01 ps@1.25 GHz和3.98 ps@4 GHz,峰峰值抖动小于0.1UI。

一种抑制单相电网直流偏置的新型锁相环

锁相环在电力电子变换器和电网同步中有着广泛的应用。但在实际应用中,电网的暂态故障、电网电压的测量、采样环节以及A/D信号处理环节均会不同程度地引入直流偏置分量。这些问题导致锁相环输入端包含直流偏置,从而对电网同步信号的准确提取产生很大影响。采用一种基于二阶广义积分器和全通滤波器抑制直流偏置的简单方法,使设计的锁相环具有良好的直流偏置和谐波抑制能力,并通过实验验证了该锁相环的稳态和瞬态性能以及其直流偏置抑制能力。

基于自偏置技术的低噪声锁相环研究

文中描述了一种自偏置型锁相环电路,通过采用环路自适应的方法得到一个固定的阻尼系数ξ以及带宽和输入频率的比值ωN/ωREF,从而保证环路的稳定。传统锁相环电路设计需要一个固定的电荷泵充放电电流和固定的VCO增益,这样才能保持系统的稳定性。但是当工艺发展到深亚微米尤其是65 nm以下的时候,芯片的供电电压都在1 V以下且器件的二级效应趋于严重,此时要得到一个固定的电流值或者固定的VCO增益是很困难的。自偏置锁相环解决了这个问题,由于采用了自适应环路的设计方法,使得系统受工艺、温度和电压的影响非常小,而且锁定范围更大。可以广泛应用于时钟发生器以及通信系统。芯片采用SMIC标准低漏电55 nm CMOS工艺制造,测试均方抖动为3.8 ps,峰-峰值抖动25 ps。

偏置参考锁相环

两个带有互相进行参考频率偏置的回路的频率合成比单回路频率合成提供更精细的分辨率或更快的跳跃。双锁相环ＩＣ可以用来制作小巧紧凑的低电流合成器。一些可供挑选的技术可以和ＭｏｔｏｒｏｌａＭＣ１４５２２０双锁相环ＩＣ一起使用。这些技术有直接数字合成（ＤＤＳ...

一种高稳定性低功耗自偏置锁相环设计

设计了一种高稳定性低功耗的自偏置锁相环,采用单电荷泵结构,并加入了快速启动电路,在不增加功耗的前提下,减小了环路的锁定时间。电路具有固定的阻尼因子,同时通过推导计算,确定了电路参数,使电路处于相位裕度最佳点附近,因此提高了锁相环(PLL)电路的稳定性。在SMIC40nmCMOS工艺模型下仿真,结果表明,该PLL电路工作频率范围为62.5~1500MHz,在500MHz输出频率的相位噪声为-97.56dBc@1MHz,1.1V电源供电下消耗功耗2.5mW。输出频率为500MHz时,锁定时间小于2μs。