嵌入式自动变模控制的快速全数字锁相环

对如何提高嵌入式全数字锁相环的锁定速度进行了研究。应用MATLAB分析了影响锁相环快速锁定的主要因素,提出了一种具有高精度自动变模控制的快速全数字锁相环。它能够根据量化相位误差的大小,自动调节数字环路滤波器的模值,避免了环路在捕捉过程中出现连续的同向相位调整,减少了因相位超调所产生的振荡,从而提高了控制精度,进一步加快了锁定速度。经计算机仿真和硬件试验证实,该锁相环既可大大缩短捕捉时间,又能够大幅减少噪声对环路的干扰。

基于CPLD的自动变模全数字锁相环设计及仿真

针对传统方法设计的全数字锁相环存在锁相精度不高、锁相速度慢等问题,提出一种基于CPLD实现的新型自动变模全数字锁相环。它可以根据相位误差的大小自动控制数字滤波器的模值,减少在捕捉过程中因相位调整频繁而产生的相位抖动,而设计的基于状态机的数控振荡器可以通过先"粗调"再"精调"来提高锁相精度以及锁定速度。新型锁相环利用QuartusII对Verilog代码编辑综合,并用Modelsim进行了仿真。仿真结果表明,上述锁相环具有抗干扰能力强、动态响应快、锁相精度高的特点,适用于多种应用领域如数字通信、测量和工业控制中。

一种自动变模控制的宽频带全数字锁相环

针对传统的全数字锁相环只能锁定已知信号和锁频范围较小的问题,提出了一种自动变模控制的宽频带全数字锁相环。对比分析了各类全数字锁相环锁频、锁相的工作机理,提出了一种新的系统模型,重点研究了快速锁定和频带拓宽的原理及实现方法。应用EDA技术完成系统设计,并进行计算机仿真。仿真结果证实了该设计具有快的锁定速度、宽的锁频范围、并能快速跟踪频率突变的输入信号。该锁相环通用性强,易于集成,可作为IP核用于SoC的设计。

基于FPGA的自动变模全数字锁相环的设计

为了缩短全数字锁相环的捕捉时间,减少同步误差,本文提出了采用双D边沿鉴相器和自动变模控制器相结合的方法,并通过基于Quartus Ⅱ和ModelsimSE的软件仿真对该全数字锁相环的性能进行了验证.仿真结果表明,当进入锁相区时,锁相环趋于动态稳定,只在较小的相位差之间来回摆动,该设计可有效地克服环路捕捉时间与抗噪声性能的矛盾.

包含过渡区的可自动变模数字锁相环

针对传统的数字锁相环频带窄,速度慢,只能锁定中心频率附近频率的缺点,提出了一种具有快捕区、中捕区、过渡区和慢捕区的可变模可监测频率改变的全数字锁相环。该数字锁相环具有自动变模功能,可在锁定过程中自动改变数字滤波器模的值。针对传统数字锁相环在锁定快结束阶段容易进入慢捕区的缺点,在原有的捕捉区域中增加了过渡区,进一步加快了锁定速度。当输入的参考信号频率较高时,环路锁定速度更快。当参考信号在41.67~500 kHz时,系统最快可以在7.64μs内完成锁定。在锁定过程的后阶段,参考信号与输出信号的相位差个数在1~5个系统时钟中均匀分布,相位差系统时钟个数为5、3、2时的锁定速度快于相位差系统时钟个数为4、1。

基于FPGA的全数字锁相环电路的设计

为了协调锁相环锁定时间与环路同步误差之间的矛盾,设计了一种基于自动变模控制的全数字锁相环电路,主要有四部分构成:异或门鉴相器、K变模可逆计数器、脉冲加减电路以及自动变模控制模块。其中自动变模控制模块实时控制可逆计数器的模值,当输入信号和本地参考信号的相位差较大时,降低KMode值,增大步进校正量,缩短捕获时间;当相位差较小时,增大KMode值,使捕获过程变慢,即延长锁定时间,提高捕获精度。采用Verilog HDL语言对各模块功能进行描述,利用Modelsim SE10.1c软件进行功能仿真验证并给出RTL级电路图,运用Quartus II软件进行功能仿真和综合,并将程序下载到FPGA芯片上验证环路功能,结果证明此环路能够实现相位锁定。

一种基于FPGA的全数字锁相环设计

给出了使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法。该方法采用综合仿真工具QuartusⅡ8.0来对数字锁相环进行输入设计、功能时序仿真及器件编程。仿真结果表明:该方法可通过在传统数字锁相环基本结构的基础上增加自动变模控制模块来有效解决缩短捕捉时间和减小同步误差之间的矛盾。