基于K近邻的数字电路自动测试向量生成方法

基于分支限界搜索的自动测试向量生成(ATPG)是数字电路测试中的关键技术,搜索中的回溯次数对ATPG性能造成很大影响.为了减少ATPG回溯次数,提出一种基于K近邻(KNN)的数字电路ATPG方法.将机器学习中的KNN算法引入POEDM测试生成算法,KNN结合电路结构数据和可测试性度量信息来指导PODEM算法中回退路径的选择,替代传统的启发式策略,以尽快地到达有效决策点,减少回溯次数.在ISCAS85,ISCAS89和ITC99基准电路上进行验证,与传统启发式策略以及一种基于人工神经网络(ANN)的回退路径选择策略相比,所提方法在回溯次数、回退次数、运行时间和故障覆盖率指标方面分别实现了最高1625.0%,466.0%,260.0%和2.2%的改进.同时,相比基于ANN的方法,KNN没有显式的训练过程,在搭建模型阶段能够节省一定的显存资源开销,并且可以使用更少的训练集样本得到有效的预测模型.

带有故障性质预测的自动测试向量求解模型

基于布尔满足模型的自动测试向量生成是芯片故障检测的关键环节,相应布尔问题的求解已然成为整个故障检测过程的效率瓶颈.本文研究了主流自动测试向量求解框架中不同算子对求解效率的影响,在保证测试向量求解流程完备性的同时引入基于深度学习的故障分析机制,并将分析结果用于算子的自动选择和初始求解状态的确定,旨在优化整体求解进程.针对因真实电路故障数据不足导致模型学习效果欠佳的问题,本文利用生成对抗网络实现数据增广,结合多层图卷积神经网络促进高效表征学习,从而提高故障性质的预测精度.在若干真实电路上的实验结果表明,本文所提出的新框架与原有框架相比,平均求解效率提升近20%.

一种引导测试向量自动生成广义折叠集的方法

针对芯片测试过程中自动测试设备需要向被测芯片传输大量测试数据的问题,提出了一种引导测试向量自动生成广义折叠集的方法.该方法根据信号值计算对应的原始输入,在测试生成中嵌入广义折叠技术,确保按广义折叠规律生成广义折叠集,将原始测试数据的直接存储转换成对广义折叠集种子和折叠距离的间接存储.硬故障测试集实验结果显示,在同等实验环境下,所提方法的压缩率相对于传统的广义折叠技术平均提高了1.17%.Mintest故障集实验结果显示,相对于国际上通用的Golomb码、FDR码、VIHC码和EFDR码,所提方法的压缩率分别提高了22.45%,17.01%,14.40%和11.91%.

集成电路测试原理和向量生成方法分析

测试向量生成是集成电路测试的一个重要环节。在此从集成电路基本测试原理出发,介绍了一种ATE测试向量生成方法。通过建立器件模型和测试平台,在仿真验证后,按照ATE向量格式,直接生成ATE向量。以一种实际的双向总线驱动电路74ALVC164245为例,验证了此方法的可行性,并最终得到所需的向量文本。该方法具有较好的实用性,对进一步研究测试向量生成,也有一定的参考意义。

组合电路的故障测试生成并行ATPG算法研究

自动测试向量生成(ATPG)是借助计算机或者其他工具根据一定的测试生成算法自动的为被测电路生成测试向量的过程。文章给出了一种位级并行(split-into-W-clones)自动测试向量生成算法,该算法的判决按照位逻辑操作运算进行。通过将该算法与SCOAP可测性测度结合起来,为该算法前后向蕴涵选择最优路径,提高每次回溯成功的概率,达到减少回溯次数、加速测试向量的生成和提高故障覆盖率的目的。通过实验看出改进后的算法具有良好的性能。

基于极小碰集求解算法的测试向量集约简

自动测试向量生成的目的是对特定的故障模型确定1个高质量测试向量集使得芯片(设计)的故障覆盖率达到期望值,在芯片测试中是非常重要的环节.TetraMAX ATPG 2018是众多ATPG工具中功能最强、最易于使用的自动测试向量生成工具,可以在很短的时间内生成具有高故障覆盖率的高质量测试向量集.提出基于极小碰集求解算法的极小完全测试向量集求解算法,通过对测试向量集约简问题重新建模,利用极小碰集求解算法对TetraMAX ATPG 2018产生的测试向量集进行约简.利用这一算法可以有效地缩减测试向量集规模,且保证其故障覆盖率不变,对降低芯片的测试成本有着重要的现实意义.实验针对固定型故障,结果表明:该算法具有良好的约简效果,而且可以保证所得测试向量集中不包含冗余的测试向量.

基于最小集合覆盖求解方法的测试向量集约简

TetraMAX ATPG作为业界性能较优的自动测试向量生成工具,能够使用较短时间产生高故障覆盖率的测试向量集.本文通过对TetraMAX ATPG产生的初始测试向量集进行建模,提出了基于最小集合覆盖求解方法的最小完备测试集生成方法,利用这一算法可以在保证测试向量集故障覆盖率不变的基础上有效地缩减测试集规模,从而降低电路测试成本.实验结果表明该方法对于固定故障类型和静态电路故障类型均具有良好的约简效果.

基于BDD和布尔差分的组合电路测试生成方法

引入布尔差分的思想,对被测电路函数的BDD结构进行判断生成测试向量。本方案较传统的以图进行搜索的ATPG方法有效地减少了时空开销,并将布尔差分的理论方法应用于实际。实验表明,本方案可以有效地进行测试生成。

数字电路测试压缩方法研究(英文)

测试压缩可以在没有故障覆盖率损失的情况下,极大地降低测试时间和测试数据量,弥补了测试设备和芯片制造能力提升之间的差距,受到学术界和工业界的广泛关注.测试数据分为测试激励和测试响应2种,测试压缩也对应分为测试激励压缩和测试响应压缩2个方面.本文针对这2方面分别展开了研究.主要贡献包含:(1)提出了一种Variable-Tail编码.Variable-Tail是一种变长-变长的编码,对于X位密度比较高的测试向量能够取得更高的测试压缩率.实验数据表明,如结合测试向量排序算法,则使用Variable-Tail编码可以取得很接近于编码压缩理论上界的压缩效果(平均差距在1.26 %左右) ,同时还可以减少20 %的测试功耗.(2)提出了一种并行芯核外壳设计方法.研究发现了测试向量中存在着扫描切片重叠和部分重叠现象.当多个扫描切片重叠时,它们仅需要装载一次,这样就可以大大减少测试时间和测试数据量.实验结果表明,使用并行外壳设计,测试时间可以减少到原来的2/3 ,测试功耗可以减少到原来的1/15 .(3)提出了3X测试压缩结构.3X测试压缩结构包含了3个主要技术:X-Config激励压缩、X-Balance测试产生和X-Tolerant响应压缩.X-Config激励压缩提出了一个周期可重构的MUX网络.X-Balance测试产生综合考虑了动态压缩、测试数据压缩和扫描设计等因素,产生测试向量.它使用了回溯消除算法和基于确定位概率密度的扫描链设计算法,减少测试向量体积.X-Tolerant响应压缩提出了一种单输出的基于卷积编码的压缩电路.该压缩电路只需要一个数据,因此总能保证最大的压缩率.同时为了提高对X位的容忍能力,还提出了一个多权重的基本校验矩阵生成算法.

基于故障插入的电路抗老化输入矢量生成研究

随着CMOS工艺特征尺寸的不断缩小,晶体管的老化效应严重影响了电路的可靠性,负偏置温度不稳定性(NBTI)是造成晶体管老化的主要因素之一。提出了一种基于固定故障插入的电路抗老化输入矢量生成方法,在电路的合适位置插入固定故障,通过自动测试向量生成(ATPG)工具获取较小的备选抗老化矢量集合,再从中筛选出最优矢量。由该方法生成的输入矢量可以使电路在待机模式下处于最大老化恢复状态,同时具有较小的时间开销。在ISCAS85电路中的仿真结果表明,与随机矢量生成方法相比,在电路待机模式下加载本文方法生成的输入矢量,可以达到最高17%的电路老化时延改善率。

一种新的面向应用的FPGA测试方法(英文)

提出一种新的面向应用的FPGA测试方法。该方法将FPGA设计配置(DC)抽象成由LUT、非LUT逻辑门、寄存器和互连线所组成的模型,将目标故障集设定为互连线的固定故障(SAFI)和LUT的功能故障(FFL)。提出了两种可选的测试配置(TC)以提高自动测试向量生成(ATPG)工具所得到的SAFI覆盖率,同时给出了可对LUT进行穷举测试的TC以检测FFL。实验结果表明,对于7个最大的ISCAS89基准电路,该方法可得到86.82%～99.16%的SAFI覆盖率和100%的FFL覆盖率。

基于扫描的DFT对芯片测试的影响

本文首先简要地介绍了基于扫描的DFT技术,然后具体结合一种控制芯片,通过对两种测试方法的比较,说明了DFT对芯片测试向量、故障覆盖率及测试成本等的影响。

基于EDT的扫描测试压缩电路优化方法

为了在集成电路可测试性设计(DFT)中实现更有效的测试向量压缩,减少测试数据容量和测试时间,采用嵌入式确定性测试(EDT)的扫描测试压缩方案分别对S13207、S15850、S38417和S38584基准电路进行了优化分析,通过研究测试向量和移位周期等影响测试压缩的因素,提出了固定测试端口和固定压缩率的扫描测试压缩电路优化方法。结果表明,在测试端口数量都为2,压缩率分别为12、14、16和24时具有较好的压缩效果,与传统自动测试向量生成(ATPG)相比,固定故障的测试数据容量减小了3.9~6.4倍,测试时间减少了3.8~6.2倍,跳变延时故障的测试数据容量减少了4.1~5.4倍,测试时间减少了3.8~5.2倍。所提方法通过改变测试端口数和压缩率的方式讨论了多种影响测试压缩的因素,给出扫描测试压缩电路的优化设计方案,提高了压缩效率,并对一个较大规模电路进行了仿真验证,可适用于集成电路的扫描测试压缩设计。

对全速测试中时序例外路径的处理方法的改进

全速测试(at-speed ATPG)是现代电子设计中必需的一个重要环节。然而由于在做ATPG时,时序信息不完整,所以某些全速测试的向量会激活一些实际系统中不需要那么快时钟速度的路径,这样就会使得这些向量在芯片量产测试中无法通过,导致芯片良率的降低,而这些降低却是由测试的失误造成的。本文主要解释了时序例外路径(timing path exception)在全速自动测试向量生成(at-speed ATPG)中的重要性,以及如何使用时序例外防止芯片良率降低的误发生,并且结合工作中的实际项目对旧的处理时序例外的方法和新方法做了比较,结果证明采用新方法可以使测试向量的覆盖率增加,被屏蔽的测试单元减少。

基于片上PLL时钟的at-speed测试设计

深亚微米制造工艺的广泛采用及越来越高的芯片工作频率,使得具有时序相关的芯片缺陷数量不断增加,at-speed测试成为对高性能电路进行测试的必要技术。文章首先介绍了at-speed测试的故障模型,以及具体测试方法,然后详细介绍了采用PLL时钟作为at-speed测试时钟时,一款芯片的at-speed测试实现方案,最后采用Fastscan及TestKompress对整个设计进行了测试向量自动生成及向量压缩。实验结果表明此方案可行,采用TestKompress进行设计更符合目前的设计需求。

微捷码发表Talus ATPG与Talus ATPGX片上扫描链压缩新产品

芯片设计解决方案供应公司微捷码（Magma）设计自动化公司日前宣布推出了具有片上扫描链压缩功能的Talus ATPG与Talus ATPGX新产品。这些先进的自动测试向量生成（ATPG）产品使设计师能明显改进测试质量，减少产品开发的周转时间并降低纳米级芯片的成本。藉由整合Talus ATPG和Talus ATPGX进入Talus的物理设计环境，微捷码设计自动化公司能够提供唯一真正实现物理相关DFT（Physically Aware DFT^TM）的IC实现流程。

一种复杂SoC可测性的设计与实现(英文)

随着SoC的复杂度和规模的不断增长,SoC的测试变得越来越困难和重要。针对某复杂32-bit RISC SoC,提出了一种系统级DFT设计策略和方案。在该方案中,运用了多种不同测试设计方法,包括内部扫描插入、存储器内建自测试、边界扫描和功能测试矢量复用。结果显示,该策略能取得较高的测试覆盖率和较低的测试代价。

SOC的可测性设计策略

通过一则设计实例研究SOC(System On Chip)的可测性设计策略;15针对系统中的特殊模块采取专用的可测性策略,如对存储器进行内建自测试,对锁相环测试其性能参数等;其它模块采用基于ATPG(Automatic Test Pattern Generation)的结构化测试方法进行测试,同时设计一些控制模块优化测试结构;经验证,应用这些策略,在满足了功耗和面积要求的前提下,系统总测试覆盖率达到了98.69%,且具有期望的可控制性和可观察性;因此在SOC设计中应灵活采用不同测试策略,合理分配测试资源从而达到预期的测试效果。

图计算在ATPG中的应用探究

ATPG(automatic test pattern generation)是VLSI(very large scale integration circuits)电路测试中非常重要的技术,它的好坏直接影响测试成本与开销.然而现有的并行ATPG方法普遍存在负载不均衡、并行策略单一、存储开销大和数据局部性差等问题.由于图计算的高并行度和高扩展性等优点,快速、高效、低存储开销和高可扩展性的图计算系统可能是有效支持ATPG的重要工具,这将对减少测试成本显得尤为重要.本文将对图计算在组合ATPG中的应用进行探究;介绍图计算模型将ATPG算法转化为图算法的方法;分析现有图计算系统应用于ATPG面临的挑战;提出面向ATPG的单机图计算系统,并从基于传统架构的优化、新兴硬件的加速和基于新兴存储器件的优化几个方面,对图计算系统支持ATPG所面临的挑战和未来研究方向进行了讨论.

MIC总线控制器中存储器的可测性设计

MIC总线控制器远程模块专用集成电路内部嵌入的存储器采用了存储器内建自测试技术(Memory Built-in-Self Test,MBIST),以此增加测试的覆盖率,同时MBIST还具有故障自动诊断功能,方便了对宏模块的故障定位和产生针对性测试向量。本文将介绍用于嵌入式存储器设计的MBIST技术,并结合MIC总线控制器远程模块专用集成电路对存储器的可测性设计(DFT)进行阐述。