基于多级磁自旋存储器的Cache调度策略的设计

多级磁自旋存储器(Multi-Level Cell Spin-Transfer Torque RAM,MLC STT-RAM)可在一个存储单元中存储多个比特位,有望取代SRAM用于构建大容量低功耗的最后一级Cache(Last Level Cache,LLC)。MLC STT-RAM的静态功耗在理论上为0,且拥有高密度和优秀的读操作特性,但它的缺陷在于低效的写操作。针对这一问题,在MLC STT-RAM Cache hard/soft逻辑分区结构的基础上,实现了MLC STT-RAM LLC写操作密集度预测技术以及相应Cache结构的设计。通过动态预测写操作密集度较高的Cache块,帮助MLC STT-RAM LLC减少执行写操作的代价。预测的基本思想是利用访存指令地址与相应Cache块行为特征的联系,根据预测结果决定数据在LLC中的放置位置。实验结果显示,在MLC STT-RAM LLC中应用写操作密集度预测技术,使得写操作动态功耗降低6.3%的同时,系统性能有所提升。

一种适用于自旋磁随机存储器的低压写入电路

为了降低自旋转移力矩磁随机存储器的写入功耗,提出了一种低电源电压写入电路.该电路利用列选和读写隔离相结合的方法,减小了写入支路上的电阻,写入电源电压由1.8V降低为1.2V,写入功耗降低了近33%.同时,该电路减小了读取电流对磁隧道结存储信息的干扰,可有效提高自旋转移力矩磁随机存储器的存储可靠性.利用65nm的磁隧道结器件模型和商用CMOS器件模型进行了电路仿真,仿真结果表明,低电源电压写入电路能有效降低自旋转移力矩磁随机存储器写入功耗,提高其可靠性.

基于电压调控自旋轨道矩器件多数决定逻辑门的存内华莱士树乘法器设计

在使用新型非易失性存储阵列进行存内计算的研究中,存内乘法器的延迟往往随着位宽的增加呈指数增长,严重影响计算性能。该文设计一种电压调控自旋轨道矩磁随机存储器(VGSOT-MRAM)单元交叉阵列,并提出一种存内华莱士树乘法器的电路设计方法。所提串联存储单元结构通过电阻求和的方式,有效解决磁存储器单元阻值较低的问题;其次提出基于电压调控自旋轨道矩磁存储器单元交叉阵列的存内计算架构,利用在“读”操作期间实现的5输入多数决定逻辑门,进一步降低华莱士树乘法器的逻辑深度。与现有乘法器设计方法相比,所提方法延迟开销从O(n^(2))降低为O(log_(2)n),在大位宽时延迟更低。

STT-MRAM存储器数据保持试验方法研究

自旋转移力矩磁随机存储器(STT-MRAM)的基本存储单元结构为磁性隧道结(MTJ),该单元的热稳定性会随着温度的升高而变弱。MTJ这一特性导致传统激活能计算模型无法直接应用于STT-MRAM的高温数据保持特性测试,因此研究STT-MRAM的数据保持特性需探究可替代其激活能的参数。为此,搭建了基于Xilinx Kintex-7系列FPGA的测试系统,进行了多个温度数据保持试验,最终拟合出一个代替激活能来衡量STT-MRAM数据保持能力的参数,即热稳定因子。该多温度数据拟合热稳定因子的方法可有效评估STT-MRAM器件数据保持能力。

基于动态权衡的新型非易失存储器件体系结构研究综述

作为现有存储器的潜在替代技术,新型非易失存储器受到了来自学术界和工业界越来越多的关注.目前,制约新型非易失存储器广泛应用的主要问题包括写延迟长、写操作动态功耗高、写寿命有限等.针对这些问题,传统的解决方法是利用计算机体系结构的方法,通过增加层或者调度的方式加以避免或隐藏.但是,这类解决方案往往存在软硬件开销大、无法同时针对不同问题进行优化等问题.近年来,随着对新型非易失存储材料研究的深入,一系列器件自身所包含的动态权衡特性被陆续发现,这也为体系结构研究提供了新的机遇.基于这些器件自身的动态权衡特性,研究人员提出了一系列新的动态非易失存储器优化方案.与传统的优化方案相比,这类新型方案具有额外硬件开销小、可同时针对多个目标进行优化等优点.首先对非易失存储器存在的问题及传统的优化方案进行了概括;然后对非易失存储器件中3个重要的动态权衡关系进行了介绍;在此基础上,对近年来出现的一系列基于非易失存储器动态权衡特性的体系结构优化方案进行梳理;最后,对此类研究的特点进行了总结,并对未来的发展方向进行了展望.

应用于STT-MRAM存储器的高可靠灵敏放大器设计

自旋转移矩磁性随机存储器(STT-MRAM)以其非易失性、速度快、数据保持时间长等优势被认为是最有潜力的新型存储技术之一。然而,由于磁性隧道结(MTJ)的温度相关性,其隧穿磁阻率(TMR)在高温下会变低,对高可靠灵敏放大器的设计提出了更高的要求。基于2T-2MTJ存储单元,设计了一款可以工作在宽温度范围内的高灵敏度放大器。在-40~125℃的温度范围内,该灵敏放大器在TMR为50%时仍具有较高的灵敏度,保证了STT-MRAM的读可靠性。

面向自旋存内计算架构的图算法优化设计

图计算广泛应用于社交网络分析、推荐系统等诸多关键领域,然而,传统的大规模图计算系统面临冯诺依曼架构下访存带来的性能瓶颈。新型存内计算架构成为加速大规模图计算非常有前景的方案,尤其是非易失自旋磁存储器(MRAM)具备超高耐擦写性和超快写入等优点,可使图计算的存内实现更为高效。实现这种潜力的关键挑战之一是如何优化存内计算架构下的图算法设计。该文的前期工作表明,三角形计数算法和图连通分量计算算法可以通过按位运算实现,从而高效地部署在自旋存内处理核中加速。该文探索了更多图算法的优化实现,例如单源最短路径、K-core、链路预测,并提出了面向新型存内计算架构的图算法优化设计模型。该研究对于突破冯诺依曼架构下大规模图计算的内存访问瓶颈具有关键意义。

STT-MRAM存储器抗磁场干扰能力研究

自旋转移力矩磁随机存储器(STT-MRAM)作为一种新型非易失存储器,具有低功耗、读写速度快及与传统CMOS工艺兼容等特点,可作为Flash和静态随机存取存储器(SRAM)的理想替代品。STT-MRAM存储器的存储单元结构为磁性隧道结(MTJ),该结构由磁性材料组成,其单元特性参数易受外部磁场的干扰,因此,需要对STT-MRAM存储器的抗磁场干扰能力进行评估。通过对STT-MRAM存储单元工作机制的深入研究,分析了STT-MRAM在读写过程中受外部磁场的干扰程度,提出了一种STT-MRAM抗磁场干扰能力试验方法,设计并搭建了基于Xilinx VIRTEX4系列FPGA的STT-MRAM抗磁场干扰能力试验平台,进行了STT-MRAM存储器的抗磁干扰能力试验。试验结果表明,STT-MRAM存储器的写入过程易受外界磁场的干扰,当超过临界磁场强度45 Gs时,测试芯片出现写入错误,随着外加磁场的增大,错误数量呈指数形式增长;而STT-MRAM存储器的读取过程受外界磁场的干扰程度较低,测试芯片的抗磁场干扰能力可达500 Gs。

面向SOT-MRAM的磁屏蔽仿真设计与优化

磁随机存储器由于其高读写速度、接近无限次的读写次数和低功耗等优异特性受到越来越多的关注。磁随机存储器采用磁场方向来操作存储位,外部磁场很容易对磁结产生干扰导致读写错误的发生。因此采用磁屏蔽封装结构来减小外部磁场对存储器的影响具有重要意义。本文针对第四代自旋轨道矩磁随机存储器的磁屏蔽优化设计进行研究,根据自旋轨道矩磁随机存储器的面内磁场敏感特性,采用平行式磁屏蔽封装形式,建立了磁屏蔽有限元模型,分析了磁屏蔽结构因素(间距,面积和厚度)和磁饱和现象对磁屏蔽效果的影响,为磁存储器磁屏蔽设计提供了新思路。

SOT-MRAM读电路泄电结构优化

自旋轨道矩磁性随机存储器(SOT-MRAM)作为第四代磁随机存储器广受关注。SOT-MRAM为三端结构,应用于2T2R结构时,不对称写入容易导致电荷积累,从而对读产生影响,甚至导致读取错误的发生。因此研究针对SOT-MRAM特点的读电路泄电结构,减小写入对读取通路的影响具有重要意义。本文针对SOT-MRAM写入不对称导致电荷积累问题,对比了两种泄电电路结构,有效降低了首个读周期的读取时间延迟。研究了引入的泄电结构对位线电容的容忍度的影响。分析了位线电容差异导致读取不对称的机理,结合首个读周期读取时间延迟问题,提出了适合SOT-MRAM特点的读取电路泄电结构。本文的研究为SOT-MRAM读取电路的设计提供了新思路。

基于全裕度SA的高读可靠性STT-MRAM两位量化器设计

受隧道磁阻比(Tunnel Magneto Resistance,TMR)下降、工艺偏差和热波动等因素影响,先进工艺节点(亚25 nm)下的自旋转移力矩磁随机存储器(Spin Transfer Torque Magnetoresistive Random Access Memory,STT-MRAM)的读取裕度降低,读写正确率下降。纠错码(Error Correction Codes,ECC)技术方案能有效提升STT-MRAM读取可靠性。但是,常见的一位硬判决量化器无法发挥多位量化软判决ECC编解码算法的优势,而基于模数转换器的软判决量化器在实现上又要以牺牲面积和功耗为代价。提出的面向STT-MRAM的两位量化器采用全裕度灵敏放大器(Sensitive Amplifier,SA)和电阻量化判决门限,显著降低了量化器的电路复杂度和读写错误率。结果表明,在TMR和低读取裕度条件下,基于提出的两位量化器和极化码(Polar)编码的ECC算法能实现优于基于一位量化器的里德-索洛蒙博斯-乔赫里-霍克文黑姆码(Bose,Chaudhuri&Hocquenghem,BCH)编解码方案的输出帧错误率(Frame Error Rate,FER)。此外,本文提出在STT-MRAM级联信道模型中考虑实际SA引入的读判据错误,用于准确评估读取裕度对读正确率造成的影响。结果表明,基于全裕度SA的两位电阻量化方案能够显著提升判决器的有效读取裕度,减小SA引入的读判据错误,在TMR≤90%时,实现比采用一位硬判决量化器的BCH码平均低47%的输出FER。

一种用于STT-MRAM可缓解NBTI效应的灵敏放大器

自旋转移力矩磁随机存储器(STT-MRAM)是存内计算体系结构中非易失性存储器的热点器件。随着器件尺寸的减小,STT-MRAM电路性能会因为工艺电压温度的变化而退化,电路中的PMOSFET也因为负偏压温度不稳定性(NBTI)引发的退化越来越严重。为降低NBTI效应造成的PMOSFET性能退化以及工艺电压温度变化对STT-MRAM读取电路的影响,本文设计了一款包含开关器件的读取灵敏放大器,仿真结果表明所设计的灵敏放大器可有效降低NBTI对PMOSFET特性的影响,同时降低了电路对工艺变化的灵敏度。

1998年~1999年磁性功能材料研究和应用新进展

综述了 1998年～ 1999年间若干磁性功能材料研究和应用新进展。其内容包括 :(1)磁传感器新材料 ;(2 )六角晶系微波铁氧体材料 ;(3)大容量自旋阀磁存储器 ;(4 )磁薄带和磁薄膜变压器 ;(5 )

一种基于强化学习的混合缓存能耗优化与评价

新兴的非易失存储器STT-RAM具有低泄漏功率、高密度和快速读取速度、高写入能量等特点;而SRAM具有高泄漏功率、低密度、快速读取写入速度、低写入能量等特点.SRAM和STT-RAM相结合组成的混合缓存充分发挥了两者的性能,提供了比SRAM更低的泄漏功率和更高的单元密度,比STT-RAM更高的写入速度和更低的写入能量.混合缓存结构主要是通过把写密集数据放入SRAM中、读密集型数据放入STT-RAM中发挥这2种存储器的性能.因此如何识别并分配读写密集型数据是混合缓存设计的关键挑战.利用缓存访问请求的写入强度和重用信息,提出一种基于强化学习的缓存管理方法,设计缓存分配策略优化能耗.关键思想是使用强化学习对得到的缓存行(cache line)集合的能耗进行学习,得到该集合分配到SRAM或者STT-RAM的权重,将集合中的缓存行分配到权重大的区域.实验评估表明:提出的策略与以前的策略相比,在单核(四核)系统中能耗平均降低了16.9%(9.7%).

基于2T1MTJ单元结构的STT-MRAM存内计算实现

在处理数据密集型应用时,传统冯·诺依曼计算体系架构难以兼顾低延时与低功耗.通过数据处理架构创新,存内计算技术可有效提升处理器与内存间的通信效率并克服"内存墙"性能瓶颈.提出了一种基于2T1MTJ(双晶体管单磁隧道结)单元结构的通用型STT-MRAM(自旋转移矩磁性随机存储器)存内计算方案,通过复用存取晶体管将位逻辑运算的控制前置于阵列中,并能同时兼顾MRAM常规存储功能.结合SMIC 55nm工艺与p-MTJ紧凑模型进行了CMOS/MTJ混合仿真,并与基于1T1MTJ和2T2MTJ单元结构的同类方案进行了性能对比.结果表明,由于运用了和存储单元具有相同MTJ的单一逻辑运算参考单元,2T1MTJ方案的与/或位逻辑运算正确率和单元写入正确率在不同MTJ工艺偏差、TMR(隧穿磁阻效应)偏差、温度变化、电压波动情况下,整体优于1T1MTJ方案;相比2T2MTJ方案,提出方案的写入正确率高37.1%,单元面积减半.此外,还提出一种采用双阈值晶体管的改进型2T1MTJ单元结构方案,其读写性能均优于采用相同存取晶体管的2T1MTJ方案,其中对单元写入正确率的提升达9.4%.

基于SRAM和STT-RAM的混合指令Cache设计

随着工艺尺寸减小,传统基于SRAM的片上Cache的漏电流功耗成指数增长,阻碍了片上Cache容量的增加。基于牺牲者Cache的原理,利用SRAM写速度快,STT-RAM的非易失性、高密度、极低漏电流功耗等特性设计了一种基于SRAM和STT-RAM的混合型指令Cache。通过实验证明,该混合型指令Cache与传统基于SRAM的指令Cache相比,在不增加指令Cache面积的情况下,增加了指令Cache容量,并显著提高了指令Cache的命中率。

基于STT-MRAM的位逻辑运算方案及灵敏放大器设计

基于1T1MTJ的自旋转移矩-磁随机存储器(STT-MRAM)提出了一种改进型存内位逻辑计算方案。该方案通过精简2T2MTJ存内位逻辑运算方案提升了存储阵列密度,通过互补型读出电路增加了“与非”和“或非”的运算功能。此外,还通过增加支路电压稳定电路的方法,提出了一种适用于上述方案的改进型高速灵敏放大器。基于中芯国际55 nm LL逻辑工艺的仿真结果表明,相较于传统的灵敏放大器,该方案不仅读取速度提升了33%,在适配大型存储阵列(CB≥0.8 pF)时还拥有更强的读取能力与更优的功率积(PDP)。

SOT-MRAM单元结构的改进及其低功耗写电路设计

本文提出了在典型2T1MTJ自旋轨道扭矩-磁随机存储器(SOT-MRAM)阵列的源极线上增加平衡晶体管的新结构,有效解决对一个存储单元进行同时读写操作时读、写电流不对称的问题。该方案还与自终止写电路设计相结合,进一步降低了SOT-MRAM整体功耗。仿真结果表明,与典型SOT-MRAM写电路方案相比,本文的方案有效降低了77.35%的写入功耗。

关联电子材料的自旋态限域调控与自旋电子器件应用研究进展

关联电子材料具有丰富的自旋序,包括铁磁、反铁磁、亚铁磁、螺旋磁序等,这些自旋序与电子轨道态、电荷空间分布等其他量子态存在强烈耦合,因而可以通过外场来实现不同自旋序的时域和空域调控。相对于存在化学界面的传统异质结构,在关联电子材料中利用外场限域调控,可以实现无化学界面的不同自旋序结构的空间可控排列,从而构筑基于同一材料的新型自旋电子器件。本项目围绕关联电子体系多量子态的调控规律展开,通过自旋电子学与量子物理、表面物理以及电介质物理的交叉,探索具有多场(磁场、电场、光场、应变场)可控性的新型关联自旋电子材料,发展新型的多场调控技术,揭示自旋序与量子态耦合机理,设计新型自旋电子器件,进而实现在同一关联电子材料中集成非挥发性自旋存储与逻辑运算功能。