一种适用于H.264标准的高度并行双层流水线结构CAVLC编码器

本文提出一种适用于H.264编码器的高度并行、双层流水线的CAVLC硬件实现结构.该结构设计了四路并行扫描统计模块,克服了以往结构每个时钟周期只能扫描一个系数的处理速率瓶颈;通过使用FIFO,平衡每一级流水线的处理延时,提高整个流水线工作的效率;在各个编码模块内部也大量采用流水线结构,提高数据吞吐率.基于0.18μm CMOS工艺,新结构在166.7MHz工作频率下,综合等效门数为20685门,数据吞吐率为每秒处理27M系数块,甚至能够实时编码数字影视格式的视频(4096×2048@30fp/s).整个设计在数据吞吐率提高到以往结构的3.46倍的同时,硬件资源代价并没有显著的增加.

改进的H.264视频编码方案

提出了一种改进的H.264视频编码方案。针对H.264中具有7种不同块模式运动估值的特点,在帧间预测过程中使用一种扩展的变换编码概念——自适应块变换,把运动估值的块大小和变换块大小联系起来,通过限制最大的变换块尺寸对自适应块变换做了简化,以适应实际应用的需要;通过扩展帧内预测的块模式,将简化的自适应块变换也应用到帧内预测编码中;鉴于不同块尺寸的变换系数矩阵的概率分布不同,提出在熵编码过程中采用自适应通用变长编码对码表进行动态重组,以进一步提高编码效率。比较了与现有H.264视频编码方案的性能差异。

H.264/AVC自适应算术解码器结构设计

限制基于上下文的二进制算术解码(CABAD)速度的几个主要环节入手,提出了优化的上下文存储模式,改进的重归一化单元,并使用流水线提高解码速度.在Synopsys公司的CoCentric System Studio平台进行了二进制算术解码器体系结构设计,仿真结果表明,本结构能够满足主要档次(main profile)CIF 30fps的实时解码的要求.

一种高效CAVLC编码结构的VLSI设计实现

CAVLC是H.264/AVC标准新引入的一项重要特性。通过对已有游程编码结构的分析和改进,提出了一种可满足H.264/ AVC实时编码应用的高效CAVLC编码结构。该结构采用优化的数据处理顺序,提高了系统的吞吐率。同时利用算术结构设计代替查找表所需的ROM,降低了设计的硬件成本。在133MHz频率约束下采用0.18um工艺的综合结果表明,所需的逻辑门数为13114,以较少的逻辑资源实现了HD1080@30fps的实时处理.

探究新一代视频编码标准H.264

新的国际视频编码标准H.264,目的在于能够比先前的标准,更好地改善编码效率以及误差鲁棒性。为了克服帧内宏块编码带来的大量比特数,H.264对原始输入信号采用空间域的帧内预测方法;帧间编码利用基于块的运动矢量做帧间预测,以减少不同的图像间的时间冗余。熵编码采用基于内容的自适应变长编码(CAVLC)和基于上下文的自适应二进制算术编码(CABAC)两种方法。为了减少块边界的块效应和防止累加的编码噪声的传播,H.264采用了去块效应滤波器。

基于CAC的数字视频安全编码研究

对于视频压缩领域,基于上下文的自适应编码(CAC)是一类新出现的高效熵编码方法。为了对数字视频进行实时安全编码,提出了一种基于CAC的数字视频安全编码方案,并首先建立了以CAC安全编码器为核心的安全编码链,然后给出了基于上下文的自适应二进制算术安全编码(CABASC)和基于上下文的自适应变长安全编码(CAVLSC)两种安全编码操作。实验结果表明,该方案具有较好的安全性、实时性和软件易实现性,可作为进一步研究CAC安全编码的基础。

基于变步长分组的H.264系数码表优化

H.264标准采用内容自适应变长编码CAVLC,针对不同的编码系数采用多组码表分别进行编码,在提高熵编码效率的同时,结构各异的码表使解码算法的复杂度过高。本文通过分析码表的结构特点和码字查找的统计规律,提出了一种基于变步长分组的系数码表优化方法,将遍历二叉树的全搜索过程简化为分级逐层查找。实验结果表明,本文给出的快速CAVLC解码算法与原有解码算法相比,可以提高解码速度达3倍以上,且编码码率越高,算法的优化性能越好。

基于门控时钟的低功耗CAVLC解码器设计

提出了一种应用于H.264/AVC的低功耗上下文自适应变长编码(CAVLC)解码器的设计方案。对各解码块和内部寄存器分别采用模块级和寄存器级的时钟门控,关闭空闲的时钟,降低了解码器的动态功耗。该设计采用0.25μm工艺,在100MHz时钟约束下,对门控后的解码器进行功耗分析,结果证明CAVLC解码器的功耗降低了65%。

H.264基本档次码流解析的专用处理器设计

针对解析H.264基本档次码流提出一种专用处理器的设计方案,它采用软/硬件联合设计的方法。使硬件电路解码模块可实现每个时钟周期从码流中解析出1个码字的处理速度,比采用树形结构的纯软件方案提高了50倍。

CAVLC编码器的高速度、低复杂度结构设计

变长编码是视频编码中的关键技术之一,计算量大。提出一种应用于H.264/AVC的高速有效的CAVLC编码器结构。采用基于预处理的查找方法,改进了查找表结构;利用算术计算替代查找表,且通过展开和共享技术对算术表达式进行优化;其他方面也做了面积上的优化。实验结果表明,在133 MHz的频率约束下,采用SMIC0.18μm CMOS工艺进行逻辑综合,所需的逻辑门数为8 723,能满足高清视频1 920×1088-30帧/s实时编码吞吐量的要求,具有实际应用价值。