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降低系统芯片测试时间的芯核联合测试方案
被引量:
1
1
作者
易茂祥
梁华国
+1 位作者
王伟
张磊
《上海交通大学学报》
EI
CAS
CSCD
北大核心
2010年第2期223-228,共6页
引入扩展的模式游程(x-PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x-PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的...
引入扩展的模式游程(x-PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x-PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的联合应用.对嵌入6个大的ISCAS’89基准电路的样本系统芯片(SoC)应用建议的联合测试方案.结果表明,与传统芯核测试集独立压缩与应用技术相比,该方案不仅提高了测试数据的压缩性能,而且减少了扫描测试中的冗余移位和捕获周期,从而有效降低了SoC的测试应用时间.
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关键词
系统
芯
片
测试应用时间
测试数据压缩
芯核联合
重配置
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职称材料
题名
降低系统芯片测试时间的芯核联合测试方案
被引量:
1
1
作者
易茂祥
梁华国
王伟
张磊
机构
合肥工业大学电子科学与应用物理学院
合肥工业大学计算机与信息学院
出处
《上海交通大学学报》
EI
CAS
CSCD
北大核心
2010年第2期223-228,共6页
基金
国家自然科学基金资助项目(60633060
60876028)
国家高技术研究发展计划(863)资助项目(2007AA01Z113)
文摘
引入扩展的模式游程(x-PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x-PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的联合应用.对嵌入6个大的ISCAS’89基准电路的样本系统芯片(SoC)应用建议的联合测试方案.结果表明,与传统芯核测试集独立压缩与应用技术相比,该方案不仅提高了测试数据的压缩性能,而且减少了扫描测试中的冗余移位和捕获周期,从而有效降低了SoC的测试应用时间.
关键词
系统
芯
片
测试应用时间
测试数据压缩
芯核联合
重配置
Keywords
system on chip (SoC)
test application time
test data compression
core union
reconfiguration
分类号
TN407 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
降低系统芯片测试时间的芯核联合测试方案
易茂祥
梁华国
王伟
张磊
《上海交通大学学报》
EI
CAS
CSCD
北大核心
2010
1
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