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薄膜全耗尽SOI门阵列电路设计与实现 被引量:1
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作者 魏丽琼 张兴 +1 位作者 李映雪 王阳元 《电子学报》 EI CAS CSCD 北大核心 1996年第2期46-49,共4页
在Daisy系统上设计出通用性强、使用方便的SOI门阵列母版及门阵列电路,并采用1.5μmCMOS/SOI工艺在薄膜全耗尽SIMOX材料上得以实现,其中包括多种分频器电路和环形振荡器,环振可工作在2.5V,门延迟时间... 在Daisy系统上设计出通用性强、使用方便的SOI门阵列母版及门阵列电路,并采用1.5μmCMOS/SOI工艺在薄膜全耗尽SIMOX材料上得以实现,其中包括多种分频器电路和环形振荡器,环振可工作在2.5V,门延迟时间在5V时为430ps。 展开更多
关键词 门阵列 薄膜全耗尽 SOI SIMOX 薄膜电路 设计
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薄膜全耗尽SOI CMOS工艺技术研究
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作者 徐春叶 刘善喜 《集成电路通讯》 2004年第1期7-10,20,共5页
对1.2μ薄膜全耗尽SOI CMOS(TFD SOI CMOS)器件和电路进行了研究,硅膜厚度为 80nm。器件采用LDD结构,以提高击穿电压、抑制断沟道效应和热载流子效应;对沟道掺杂能量和剂量进行了摸索,确保一定的开启电压和器件的全耗尽;为了减小"... 对1.2μ薄膜全耗尽SOI CMOS(TFD SOI CMOS)器件和电路进行了研究,硅膜厚度为 80nm。器件采用LDD结构,以提高击穿电压、抑制断沟道效应和热载流子效应;对沟道掺杂能量和剂量进行了摸索,确保一定的开启电压和器件的全耗尽;为了减小"鸟嘴",进行了PBL(Poly-Buffered LOCOS)隔离技术研究;溅Ti硅化物技术,使方阻过大问题得以解决。经过工艺流片,获得了性能良好的器件和电路。 展开更多
关键词 LDD结构 薄膜全耗尽SOI CMOS 热载流子效应 溅Ti硅化物 PBL隔离 短沟道效应
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薄膜全耗尽CMOS/SIMOX的高温特性分析
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作者 竺士炀 高剑侠 +1 位作者 林成鲁 李金华 《功能材料与器件学报》 CAS CSCD 1996年第1期42-46,共5页
在室温~200℃的不同温度下测量了薄膜全耗尽CMOS/SIMOX(SeparationbyImplantedOxygen)的P沟,N沟MOSFET的亚阈特性曲线,分析了阈值电压和泄漏电流随温度的变化关系,并同相应的体... 在室温~200℃的不同温度下测量了薄膜全耗尽CMOS/SIMOX(SeparationbyImplantedOxygen)的P沟,N沟MOSFET的亚阈特性曲线,分析了阈值电压和泄漏电流随温度的变化关系,并同相应的体硅器件作了比较。 展开更多
关键词 CMOS SIMOX 高温特性 薄膜全耗尽器件
原文传递
高速全耗尽CMOS/SOI 2000门门海阵列
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作者 刘新宇 孙海峰 +2 位作者 海朝和 刘忠立 吴德馨 《电子学报》 EI CAS CSCD 北大核心 2001年第8期1129-1131,共3页
本文对全耗尽CMOS/SOI 2 0 0 0门门海进行了研究 ,阵列采用宏单元结构 ,每个宏单元包括 2× 8个基本单元和 8条布线通道 ,其尺寸为 :92 μm× 86 μm .2 0 0 0门门海阵列采用 0 8μm全耗尽工艺 ,实现了 10 1级环形振荡器和 4~... 本文对全耗尽CMOS/SOI 2 0 0 0门门海进行了研究 ,阵列采用宏单元结构 ,每个宏单元包括 2× 8个基本单元和 8条布线通道 ,其尺寸为 :92 μm× 86 μm .2 0 0 0门门海阵列采用 0 8μm全耗尽工艺 ,实现了 10 1级环形振荡器和 4~ 12 8级分频器电路 ,在工作电压为 5V时 ,0 8μm全耗尽CMOS/SOI 10 1级环振的单级延迟为 展开更多
关键词 门海阵列 薄膜全耗尽SOI CMOS SOI 集成电路
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Analysis and simulation of lateral PIN photodiode gated by transparent electrode fabricated on fully-depleted SOI film 被引量:2
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作者 谢海情 曾云 +1 位作者 曾健平 王太宏 《Journal of Central South University》 SCIE EI CAS 2011年第3期744-748,共5页
A novel device, lateral PIN photodiode gated by transparent electrode (LPIN PD-GTE) fabricated on fully-depleted SOI film was proposed. ITO film was adopted in the device as gate electrode to reduce the light absorp... A novel device, lateral PIN photodiode gated by transparent electrode (LPIN PD-GTE) fabricated on fully-depleted SOI film was proposed. ITO film was adopted in the device as gate electrode to reduce the light absorption. Thin Si film was fully depleted under gate voltage to achieve low dark current and high photo4o-dark current ratio. The model of gate voltage was obtained and the numerical simulations were presented by ATLAS. Current-voltage characteristics of LPIN PD-GTE obtained in dark (dark current) and under 570 nm illumination (photo current) were studied to achieve the greatest photo-to-dark current ratio for active channel length from 2 to 12 /am. The results show that the photo-to-dark current ratio is 2.0×10^7, with dark current of around 5×10^-4 pA under VGK=0.6 V, PrN=5 mW/cm2, for a total area of 10μm×10μm in fully depleted SOI technology. Thus, the LPIN PD-GTE can be suitable for high-grade photoelectric systems such as blue DVD. 展开更多
关键词 lateral PIN photodiode transparent electrode physical model photo-to-dark current ratio SILICON-ON-INSULATOR
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