基于虚拟可重构电路的演化硬件

针对演化硬件中高效的染色体编码问题，该文采用虚拟可重构电路（VRC）实现内进化方式的演化硬件。VRC是由可重配置功能块（CFB）组成的阵列，CFB之间通过多路选择开关电路建立信号传输通道。染色体可以对CFB的功能选择和多路选择开关状态直接进行编码，以此减少自身的长度。实例证明了该方法的有效性。

基于虚拟可重构电路的演化平台设计

在讨论了电磁仿生和演化硬件内进化运行机制的基础上,针对复杂电磁环境下电子系统的可靠性问题进行研究。为实现系统功能自修复,引进虚拟可重构电路技术,设计并实现了演化平台。在传统CGP模型上改进加入(1+λ)演化策略,采用内进化方式,完成了2位乘法器的演化,实验得出的平均演化代数约在550代左右,证明了此平台的可行性和快速性。从而为研究电路的演化生成和自修复工作提供有效的实验环境,为提高电子系统在复杂电磁环境下的抗扰和防护能力验证了新的途径。

自适应变异比率控制在虚拟可重构结构中的应用

提出了一个用于基于虚拟可重构结构(VRA)的演化硬件的自适应变异参数控制方法,该方法有效且易于硬件实现。在一个完全由现场可编程门阵列(FPGA)实现的基于VRA的内部演化硬件上建立了试验平台。变异比率控制参数也编码到染色体中作为附加的基因经历演化过程。通过和传统的采用固定变异比率的演化算法在演化4位偶校验函数、2位乘法器和3位乘法器的对比实验可以看出,这种采用自适应变异比率控制的演化算法的性能明显优于传统的采用固定变异比率的演化算法。

基于虚拟可重构平台的时序电路演化设计

目前,电路进化设计是演化硬件研究的主要方向之一。而时序电路由于存在反馈环不便于进行电路描述和软件仿真。文中对时序电路的演化设计方法进行了改进,提出了专门针对时序电路演化的虚拟可重构平台,建立起电路编码与HDL代码的映射关系。应用TEXTIO和MATLAB来辅助仿真测试过程,使测试向量数量巨大、难以处理的问题得到很好地解决。最后调用ModelSim完成了FSM的演化实验。实验结果验证了基于此平台演化时序电路的可行性和有效性。

用于虚拟可重构结构的随机数产生算法研究

为了提高虚拟可重构结构中演化算法的性能,研究随机数质量对算法收敛速度的影响,对比测试了四种不同的随机数产生方法:线性反馈移位寄存器、多重线性反馈移位寄存器、细胞自动机和多重细胞自动机。通过演化2-b it乘法器、2-b it加法器和4-b it奇偶校验函数,对比了4种随机数产生算法的性能。实验结果表明,LFSR算法的性能在演化成功率、演化速度上优于其他随机数产生算法。

面向复杂产品的可重构虚拟样机技术研究

针对复杂产品基于已有知识实现快速设计问题,对产品设计、分析仿真和协同优化过程中模型和知识的重用进行了深入分析,提出了支持新产品开发的可重构虚拟样机构建方法。通过对复杂产品虚拟样机技术分析,研究了可重构虚拟样机的构建过程和建模方法,建立了可重构虚拟样机的基本类图、活动图和映射关系图;在新产品设计过程中参数驱动可重构虚拟样机模型,实现新产品的快速设计和分析及优化。最后,以锤式破碎机主轴为例,实现了可重构虚拟样机的应用,证明了该技术对复杂产品的快速设计具有重要意义。

基于无线传感器网络的可重构监测仪器设计

为解决无线传感器网络(WSN)中监测仪器通用性较差的问题,将可重构虚拟仪器技术与WSN相结合,运用Visual studio编程软件开发了一套适应传感器网络特性的多功能监测仪器平台.该仪器不仅能兼容多种节点,便于网络功能扩展,而且能够根据不同测量任务的需求,通过更换软构件实现不同的监测功能.最后搭建了面向矿井提升机机房设备的无线仪器平台,实现了仪器系统的在线动态重构.

基于演化硬件的容错电路设计与实现

在讨论了电磁仿生和演化硬件内进化运行机制的基础上,引进虚拟可重构电路技术,完成了演化平台的设计和容错电路的实现;在传统CGP模型上改进加入(1+λ)演化策略,采用内进化方式,在注入部分虚拟固定故障的条件下,实现了2位乘法器容错电路的演化生成,多次实验得出的平均演化代数约在11000代左右;从而为研究电路的在线演化和自修复工作提供有效的技术支持,为提高电子系统在复杂电磁环境下的抗扰和防护能力提供了新的途径。

直流无刷电机容错控制系统设计与实现

为进一步提高直流电机电子系统在复杂战场环境下的可靠性,在一片FPGA芯片上采用虚拟可重构电路(Virtual Reconfigurable Circuit,VRC)的演化硬件(Evolvable Hardware,EHW)技术设计了电机电路容错控制系统[1],建立了利用MicroBlaze软核配置虚拟可重构电路的演化模型,给出了电机电路容错控制系统的工作流程,探讨了进行电路故障容错的研究与测试;最后在直流无刷电机控制电路中模拟电磁辐射单粒子烧毁逻辑门产生常见的SA错误,使电机不能正常运转,在容错模式下通过在片演化方法,绕过故障单元使电机恢复转动;实验证明使用虚拟可重构的演化方法可以有效地解决电路中的SA故障,使电机控制电路具有容错能力。

演化电路的故障自修复设计与实现

为进一步提高电子系统在恶劣环境下的生存能力,对采用虚拟可重构电路(VRC)技术的演化电路进行电路自修复研究。根据VRC技术,建立一个可用于数字电路演化的门级电路模型,设计二进制的染色体编码。给出实现电路自主修复的工作流程,探讨进行电路故障诊断和修复的途径。在直流无刷电机控制电路中模拟宇宙单粒子烧毁逻辑门产生常见的SA错误,使电机不能正常运转。通过在线演化方法,绕过错误单元使得电机恢复转动。实验结果证明,使用演化方法可以有效解决电路中的SA故障,提高电路的可靠性。

基于FPGA的数字电路进化设计与实现

针对目前演化硬件研究中的关键问题:电路的数学表示方法、遗传算法和快速重构硬件平台,文章建立了一个用于描述数字电路的电路网络演化模型;设计了矩阵组编码算子,改进了精英保留策略;最后基于虚拟可重构技术在FPGA中建立了一个适于演化操作的硬件平台,实现了数字电路的内部进化;实验结果验证了该模型的可行性与有效性,采用的矩阵组编码算子在(8,8,8,4)演化区域内显著提高了电路演化的速度,为演化硬件的进一步发展了提供新的方法。

过滤特征基因选择及演化硬件急性白血病分型

提出一种基于虚拟可重构结构的内部演化硬件癌症分子分型方法.为有效处理DNA微阵列数据和便于硬件实现,对比研究了5种基于过滤模式的信息基因选择方法.演化硬件通过系统学习和系统分类两个阶段对经过特征选择的信息基因进行处理.对急性白血病数据集的实验结果表明,基于信噪比信息基因选择方法的演化硬件分类器识别率最高.演化硬件具有和其他传统模式识别方法可比的识别率,识别时间仅需0.12μs.

基于Microblaze的组合电路在片进化设计

虚拟可重构(VRC)电路的配置耗时问题一直是数字型演化硬件研究中的难点。为此,本文对组合电路的演化模型做了改进,提出了专门针对组合电路演化的虚拟可重构并行配置平台。讨论了在此平台上演化组合电路的方法,并在Xilinx Virtex-5(XC5VLX110T)开发板上成功实现了2×2乘法器。基于并行配置的方法,显著提高了演化速度。为了确保演化单元对外部电路不影响,提出了基于Microblaze核的内程序模拟进化和对VRC单元高速实时配置进化方法,并对此进行了详细的讨论。

内进化演化硬件平台的设计与实现

在讨论内进化演化硬件运行机制的基础上，详细介绍了基于虚拟可重构电路（VRC）的演化硬件平台的实现方法及演化平台的组成，描述了可重配置功能块（CFB）组成的阵列及CFB之间通过多路选择开关电路建立信号传输通道。在此基础上进行了1位全加器的演化，证明了这种方法的有效性。

基于改进二分查找的VRC快速故障定位技术

针对虚拟可重构电路(virtual reconfigurable circuits,VRC)故障定位难、传统故障定位方法测试次数大等问题,提出一种基于改进二分查找的VRC快速故障定位技术.当VRC规模不大于两行(或两列)时,直接逐行(逐列)定位故障.当VRC规模大于两行和两列时,首先执行一次行测试和一次列测试,以确定可编程单元(programmable elements,PE)的故障可疑区域;然后比较故障可疑区域的行/列数量,以数量较少的作为故障测试方向;最后在测试方向上二分故障可疑区域,根据行/列测试原理配置电路并执行"与"操作,根据输出结果定位故障.当故障可疑区域无法二分时,可定位所有故障PE.故障定位性能分析表明:和常规的VRC故障定位技术相比,本文提出的VRC快速故障定位技术能够快速检测并隔离连续分布的无故障PE,快速缩小测试区域,大幅度降低故障定位测试次数,且出现最大测试次数的概率远小于前者,单故障和双故障定位的平均测试次数缩减量超过50%.基于改进二分查找的VRC快速故障定位技术的可行性和有效性得到验证,具有一定的通用性和工程应用价值.

基于信息论的时序电路演化设计

时序电路由于存在反馈连接,因此是数字型演化硬件研究中的难点问题。为此,对时序电路的演化设计方法进行改进,提出一种针对时序电路演化的虚拟可重构平台,阐述在此平台上演化时序电路的方法。基于信息论改进电路的适应度评估方法,以目标函数和电路实测输出之间的信息熵设计适应度评估函数。实验结果表明,该方法具有较好的稳定性和全局寻优能力。

基于Zynq的演化硬件电路设计与实现

针对复杂度日益递增的电子系统,以人工设计电路的方式无法满足大规模复杂电路设计,提出基于Zynq的演化硬件电路设计方案。该设计通过在Zynq的PS部分利用自适应遗传算法对电路染色体进行快速演化迭代,在PL部分实现虚拟可重构电路加速染色体适应度评估,通过软硬件协同合作,快速收敛得到所需目标电路的配置信息。实验结果表明该设计方案能够高效快速得到满足设计要求的目标电路,对电子电路设计具有一定实用价值。

基于演化硬件的多目标进化算法的研究

传统遗传算法在演化数字逻辑电路时表现为演化速度缓慢且极易陷入局部最优解,而且易出现早熟收敛现象.针对上述问题,给出一种基于遗传算法的多目标进化算法,即强度Pareto进化算法2(SPEA2)用于数字逻辑电路的进化设计.演化平台以虚拟可重构电路为电路基础,FPGA为实现载体,利用Microblaze软核实现该算法对目标电路的演化操作.通过两位乘法器电路证明了所给出算法的全局搜索能力,且能够有效地减少搜索到全局最优解的迭代次数,并在一定程度上优化演化电路的规模,提高设计效率.

在线演化系统容错机制的研究

为改善数字电路系统的容错能力,提高其可靠性,提出了在线补偿容错系统设计方案。在基于演化硬件技术所构建的演化平台基础上,新增虚拟可重构电路模块对故障电路进行演化补偿,实现补偿容错;针对电路中可预见的故障提前进行演化,建立故障匹配库;对不可预见的随机故障进行实时演化,并对故障匹配库进行扩充,当再次出现同样故障时,可直接在故障匹配库中寻找解决方案。实验结果表明,该容错系统能以较少的资源占用获得较好的容错性能,提高了在线演化的可靠性。

基于SOPC的自演化硬件实现

提出了一种基于SOPC(片上可编程系统)的自演化硬件实现的设计方法,并以Virtex-ⅡPro开发板为硬件平台,内嵌的软核处理器Microblaze为控制核心.首先使用VHDL硬件描述语言设计虚拟可重构电路;然后将虚拟可重构电路定制成可进化IP核并通过OPB总线与软核处理器相连;最后在处理器上编写遗传算法程序对定制的可进化核进行进化操作,以一位加法器为例验证了自演化硬件的实现.结果表明,该方法不但可以大大简化染色体编码,便于进化操作,而且软件上操作灵活方便,硬件上又具有可定制性.