放射状双pn结抑制片上电感衬底损耗(英文)

使用标准CMOS工艺,在放射状的n阱上面扩散p+,使垂直和水平方向形成双pn结,将此结放在电感的底部用来抑制衬底损耗.提出并实验证明了该结构形成的高阻区厚度不是垂直pn结耗尽层的厚度,而是最低层的pn结的深度.首次通过接地的p+扩散层屏蔽电感到衬底电场,水平和垂直pn结耗尽层厚度随着pn结反向偏压升高改变衬底有效的高阻区厚度,电感品质因数跟随高阻区厚度升降,有效地证明了pn结衬底隔离可以降低电感的衬底电流造成的损耗.

低损耗衬底上实现无源低通滤波器(英文)

分析比较了不同种类衬底上无源器件(片上电感和电容)的损耗机理,在OPS(氧化多孔硅)和HR(高阻硅)低损耗衬底上分别实现了片上低通滤波器.为了研究衬底损耗,设计了平面螺旋电感,其Q值在两种衬底上的仿真结果都超过了20.在OPS衬底上的低通滤波器实测-3dB带宽为2.9GHz,通带插入损耗在500MHz为0.87dB;在HR衬底上的低通滤波器实测-3dB带宽为2.3GHz,通带插入损耗在500MHz为0.42dB.

用于外延生长高温超导薄膜的低损耗衬底

已对一种类钙钛矿单晶衬底材料做了研究,它允许外延生长1-2-3超导薄膜,同时具有所需的射频特性:低的介电常数和损耗正切。晶格常数为3.792埃,与1-2-3的a轴晶格匹配在1％以内。铒-钡-铜-氧化物的溅射膜已在(100)LaAlO_3(铝酸镧)衬底上制备成功,该膜在90K时显示陡峭的电阻转变(△T=1K),体超导电性由交流磁化率测量确定,由X-射线衍射和高分辨率扫描电子显微镜证明接近单晶生长。铝酸镧的高频介电特性在几种温度下做了实验研究。低频介电常数测得为15,微波损耗正切是在室温时的6×10^(-4)到4K时的5×10^(-6)范围内。

硅衬底片上螺旋电感宽带2π等效电路模型

针对高损耗硅衬底,基于部分元等效电路方法和全耦合变压器模型,建立了一种新的片上螺旋电感物理模型.该模型考虑了趋肤效应、邻近效应和衬底涡流损耗对螺旋电感中串联电感和串联电阻频率特性的制约,并通过2π等效电路结构计入了电感中寄生电容的分布特性.通过与全波分析方法对比,验证了在15GHz范围内由该模型导出的等效电感、等效电阻和Q值误差均在8%以内.该模型可望用于硅基射频集成电路中电感的优化设计和进一步的理论探讨.

宽带硅衬底RF片上螺旋电感物理模型

针对高损耗硅衬底,源自部分元等效电路方法考虑了趋肤效应和邻近效应对螺旋电感中串联电感Ls、串联电阻Rs频率特性的制约,并基于全耦合变压器模型计入了复杂的衬底涡流损耗,从而建立了一种新的片上螺旋电感物理模型.通过与全波分析方法对比,验证了在20GHz范围内由该模型导出的等效电感Leff、等效电阻Reff和Q值误差仅在7%以内.该模型可望用于硅基射频集成电路中电感进一步的理论探讨和优化设计.

聚合物阵列波导光栅复用器/解复用器的参数设计与损耗分析

对中心波长为 1 5 5 μm、波长间隔为 1 6nm的聚合物阵列波导光栅波分复用 解复用器进行参数设计 ,并对器件的损耗进行分析 .

影响集成电感性能的关键因素

片上集成电感是单片集成射频电路、微波电路及光电集成电路中不可缺少的重要元件。高Q值的片上集成电感是IC工作者追求的目标。衬底损耗和金属损耗一直被认为是限制集成电感品质的主要因素。文中实例为证,在尽量消除衬底损耗和减小金属损耗条件下,得出它们并不是片上集成电感的决定性限制因素。本文从电感的定义出发,得出电感螺旋线之间磁通量的相互抵消是集成电感不能获得高Q值的决定因素。并通过螺旋电感的模拟计算和结合已有的实验,对此论点进行了论证。

一种新型立体集成电感设计

高Q值的片上集成电感是单片集成射频电路、微波电路中不可缺少的重要元件。衬底损耗、金属损耗及电感螺旋线之间磁通量的相互抵消是限制集成电感品质的主要因素。首次提出了一种利用常规硅工艺实现的新型立体集成电感设计,先在介质层上刻蚀出一个锥形柱面,然后在凹面上镀金属层,利用平面螺旋电感的制造方法,就可制造出立体电感;分析了该集成电感在金属损耗及电感螺旋线之间磁通量的相互抵消等多方面的优势;提出了该型集成电感的两种仿真模型;利用ASITIC软件近似仿真发现该型集成电感能获得较高Q值。

硅基螺旋电感模型及Q值优化

分析了硅基螺旋电感的集总π模型,讨论了高频下衬底对Q值的影响,并用Matlab仿真了Q值随几何尺寸改变而变化的情况。对于0.35μm CMOS工艺,铜制电感的Q值比同等条件下铝制电感高38.5%,另外增加连线金属的厚度可以有效提高Q值。

一种提高并联集成电感性能的方法

高Q值的片上集成电感是单片集成射频电路、微波电路中不可缺少的重要元件。并联形式的集成电感具有较高的品质因数,但是其自谐振频率较低,使其应用范围受到限制。该文从衬底损耗、金属损耗及邻近效应出发,首次提出了一种提高并联集成电感性能的方法。合理的设计多个不同圈数、层数的电感并将其并联,用ASITIC软件近似仿真发现该型并联集成电感能够在较高频段获得较高Q值。

低阻硅CMOS工艺片上互连线模型

提出了一种新的互补金属氧化物半导体(CMOS)工艺片上的互连线模型,模型在考虑互连线金属导体高频效应和衬底效应的基础上,引入了一个电容来表征金属导体通过氧化层在低阻硅衬底中引起的容性耦合特性。建立的互连线模型通过0.18μm CMOS工艺上制作的互连线测试数据验证,频率精度可至50 GHz。

CMOS差分电感和串联电感对的建模与分析

该文分析了基于中芯国际0.18μmCMOS工艺的差分电感和串联电感对,提出了电感在射频CMOS差分电路中的应用原则。研究了串联电感对之间的串扰效应,并提出了能准确反映互感效应、衬底容性损耗效应以及线圈间容性耦合的完整串扰模型。最后,通过对一组变间距的电感对进行测量分析,验证了该模型的准确性和适用性。