一种研究混合信号电路中衬底耦合噪声的方法

该文分析了混合信号电路中的衬底耦合噪声效应,采用TCAD研究了均匀掺杂衬底中的衬底串扰机制和几种减小衬底串扰的方法。同时,利用TCAD提取了衬底寄生参数,并将寄生参数应用于电路仿真中,能够快速预测衬底耦合噪声对电路模拟部分的影响。最后用一个单片sigma-delta模数转换器IC作为例子,仿真了由于衬底串扰造成的性能下降,并验证了采用减小衬底串扰方法后性能的回升以及各种减小串扰方法的有效性。

混合电路串扰和衬底耦合噪声的优化分析

现代电子系统既要处理数字信号又要处理模拟信号。越来越多的应用要求把数字电路和模拟电路集成在同一芯片上。数字电路追求的是高速度,而模拟电路对精度要求又很高。在数模混合电路中,串扰噪声是影响数字电路的主要噪声,而数字电路产生的噪声会通过衬底耦合到模拟电路,影响模拟电路关键器件的衬底电位,导致模拟电路的特性变坏,甚至使模拟电路不能正常工作;随着芯片特征尺寸的缩小和工作频率的提高,噪声干扰成为数模混合电路设计时必须考虑的一个关键问题。

混合信号集成电路的衬底耦合噪声分析

本文系统分析了混合信号集成电路的衬底噪声耦合的研究进展。简要分析了衬底噪声的基本机理,及其对混合信号电路的影响,在此基础上分析比较了目前已提出的几种主要的衬底耦合噪声模型。通过分析不同类型衬底内的噪声耦合,介绍了一些电路设计中的去耦方法。最后讨论了衬底耦合噪声研究的发展方向。

低功耗直接衬底耦合QVCO的分析与设计

设计了一款基于TSMC 0.13μm CMOS工艺实现的低功耗低相位噪声、直接衬底耦合形式的正交压控振荡器(QVCO).该QVCO采用电容抽头技术、丙类操作状态和衬底耦合技术,降低电路的功耗和面积.最终版图后仿真结果表明:该QVCO在仅消耗2 m W的情况下,在载频6 GHz处,相位噪声达到-119.11d Bc/Hz@1MHz.

数模混合电路衬底耦合模型研究

提出了数模混合集成电路衬底耦合噪声的一种建模方案 :将集成电路芯片的衬底划分为多个 Voronoi图 ,计算各区域的 R、C值 ,在将衬底 RC网络映射到原电路网表之后 ,对新网表进行SPICE模拟 ,分析数模混合集成电路中的衬底噪声。用此模型模拟了两个数模混合集成电路的衬底耦合噪声 。

RF-MEMS电感三维衬底耦合的扩展PEEC法分析

本文扩展了部分元等效电路（PEEC）法来分析RF-MEMS电感的三维结构衬底耦合.将电边界条件引入PEEC法中,从而得到包含了衬底耦合的电容矩阵;通过电荷源等效使得在部分元的计算中能应用均匀介质空间的格林函数;应用合适的网格单元尺寸而引人电磁场滞后效应,使得在较大尺寸器件和较高频段时仍能保证PEEC法的高精度.这些改进降低了分析的复杂度和计算量,并保持了高精度.根据该方法编制的程序的数值结果与已发表的实验数据吻合得很好.

一种数模混合集成电路衬底耦合参数快速提取算法

边界元方法在计算衬底耦合电阻时 ,需要直接求解稠密矩阵方程 Φ=Z· I,时间复杂度为 O( N3 ) ,N是总的衬底端口单元数 ,使得能计算的电路规模受到很大的限制。根据阻抗矩阵 Z中元素的物理意义 ,采用分段曲线拟合的方法 ,把它很好地表示成距离倒数的多项式形式。在此基础上 ,采用多极点 GMRES算法迅速求解 Φ=Z·I矩阵方程 ,时间复杂度为 O( N) ,而结果和直接求解的结果非常接近。

基于改进的Voronoi图划分的边界元衬底耦合参数提取技术

提出了一种快速而准确的数模混合集成电路衬底耦合参数提取方法 .采用边界元法求解衬底耦合电阻 ,与有限差分法相比 ,计算速度提高了一个数量级以上 ,且可以保持精度 .结合改进的 Voronoi图来划分版图 ,生成的衬底 RC网络数目远小于同样采用 Voronoi图的文献 [4],而且解决了文献

衬底耦合噪声的测量与分析

提出了一种测量衬底耦合噪声的新型电路结构。为了能够将耦合噪声放大到方便于片外测量的幅度 ,采用了数字预校正技术 ,在测量工作真正开始之前就基本消除每一级运放的输入失调。并基于这项技术用 0 .6 μm CMOS工艺实现了一块芯片 ,以衡量不同的隔离措施对于降低耦合效应的有效程度。采用这项技术 ,仅用普通的低精度 (8- bit)

多层介质格林函数法求解导电衬底上的三维电容

文章重新推导了多层介质中的格林函数,解析地计算了格林函数的积分表达式,实现了 一种能同时处理导电衬底和导体厚度的三维电容计算方法。由于使用了离散余弦变换等预处理方 法,它比基于有限元和时域有限差分的算法的计算效率更高。在这些算法的基础上,实现了一个三 维电容提取工具的原型,且得到了第三方工具的验证。

消除无线IC中的隐患(衬底噪音耦合)

分析工具可以使无线电设计人员实际观察到芯片中由于衬底耦合产生的噪音特性

混合信号电路的衬底电阻网络模型

通过等效电路数值提取方法,提出了衬底电阻网络模型,该模型具有清晰的物理意义,可获得很好的精度,有利于混合信号电路衬底耦合效应的模拟。将该模型应用于规则和不规则区域的电阻值提取,用Hspice电路模拟器对电阻网络进行模拟,与Medici器件模拟器模拟结果和解析公式结果进行比较,证明了该模型的准确性。

应用于变化条件下延时分析的反相器模型

本文提出了一个考虑衬底耦合效应的门延迟模型.该模型在考虑衬底耦合效应下转换CMOS反相器的延迟为等效电阻和电容(RC)网络延迟.考虑工艺参数扰动和衬底耦合效应对门延时的影响,建立基于工艺扰动的简单开关电容门延迟模型,结合随机配置法和多项式的混沌展开法分析门延时.利用数值计算方法对本模型和分析方法进行验证,结果表明与HSPICE精确模型仿真结果的相对误差小于2%,证明本模型和分析方法的有效性.

40Gb/s 0.18μm CMOS甚短距离并行光接收前端放大器

研制成功一种应用于甚短距离（VSR）光传输系统的40Gb/s并行光接收前端放大器芯片。该电路采用12路并行信道结构和0.18μm CMOS工艺,单信道传输速率达到了3.318Gb/s。电路设计采用了RGC结构和噪声优化技术,克服了CMOS光检测器大寄生电容造成的带宽不够的问题。提出了一种同时采用P＋保护环（PGR）、N＋保护环（NGR）和深N阱（DNW）的并行放大器隔离结构,有效地抑制了并行放大器之间的串扰,减小了放大器之间的衬底耦合噪声。测试表明,所有信道在3.318Gb/s数据速率、2mVpp输入和2pF的寄生电容下均得到了清晰的眼图。芯片采用1.8V电源供电,单路前端放大器的功耗为85mW,12路总功耗约为1W。

12路并行30Gb/s 0.18μm CMOS光接收前端放大器(英文)

给出了一个采用TSMC0.18μm CMOS工艺设计并实现的12路30Gb/s并行光接收前端放大器.电路设计采用RGC结构和噪声优化技术,克服了CMOS光检测器大寄生电容造成的带宽不够的问题.测试结果表明,在2pF的寄生电容下单信道传输速率达到了2.5Gb/s,在0.8mVpp输入下得到了清晰的眼图.提出了一种同时采用p+保护环(PGR)、n+保护环(NGR)和深n阱(DNW)的并行放大器隔离结构,有效地抑制了并行放大器之间的串扰,减小了放大器之间的衬底耦合噪声.测量结果表明,这种结构与PGR和PGR+NGR相比,在1GHz时放大器之间的隔离度分别提高了29.2和8.1dB,在2GHz时放大器之间的隔离度分别提高了8.1和2.5dB.芯片采用1.8V电源供电,单路前端放大器的功耗为85mW,12路总功耗约为1W.

片上螺旋电感的一种新增强型单π模型

针对片上螺旋电感提出了一种新型增强型单π等效电路模型.在宽频范围内,该模型仿真数据和HFSS中电磁仿真数据呈现出很好的拟合结果.所提模型充分考虑了高频下的衬底耦合效应、趋肤效应和邻近效应,基于电磁仿真得到的Y参数,采用拟线性函数法和二端口网络分析法来解析提取电路元件参数值,且所提参数无需进行优化.将各元件参数值应用于该对称单π等效电路,在0-20 GHz范围内可以精确地模拟片上螺旋电感各参数随频率变化的特性,从而验证了等效电路模型的准确性.