记发器信令系统软硬件架构设计改进

为提高传统PSTN电话系统的兼容性及适应性,1号信令系统中的记发器信令部分需要改进硬件电路板相应设计架构,并且针对硬件电路重新设计软件架构。该文针对多路记发器信令接续的需要,设计基于DSP+ARM+FPGA的强大性能硬件架构,并提出记发器信令底层部分的软件设计思路及解决方法。

1号信令中记发器信令的DSP实现

记发器信令作为中国1号信令的主要组成部分,信号的生成与检测一般都是由专用芯片实现的,例如AC49008。专用芯片由于硬件接口和功能固定,在实际使用中往往受到很大限制,如果用通用芯片来实现这一功能可以大大增加灵活性,兼容性以及可移植性。文章基于TI的通用DSP芯片tmsC6416实现记法器信令的功能,由于E1接口芯片有30路话音时隙,DSP可以完成30路记发器信令的同时收发检测。

基于多频互控分析的记发器信令生成器的工程设计实现

1号信令是电话接续的重要信令,作为1号信令重要组成部分的记发器信令的生成与检测一般都是由专用芯片实现。由于硬件接口和功能固定,在实际使用中往往受到很大限制,因此用通用芯片来实现这一功能可以大大增加灵活性,兼容性。但在软硬件设计之前,准确分析记发器信令的信号波形特性十分重要,往往会决定最终的设计性能指标。首先分析记发器信令的具体物理特性,其具体实验数据取自于满足1号信令协议标准的相关设备,然后分析记发器信号的多频互控流程,包括编码序号和频率成分的对应关系、信号的具体分类、信号的发送流程等,这对于建立从协议层到物理层的相关机制都是十分有意义的。最后给出工程设计的基本思路,包括从ARM+DSP的架构设计、逻辑层次设计、相互之间的接口关系、配合机制等。