基于Optimate的进气道性能设计扫描

通过STAR-CCM+软件自带的Optimate模块直接驱动CAD进行几何变化,从而自动进行网格重构自动提交计算,并能自动输出计算结果,相比于手动调整气门升程的进气道性能计算来说,此方法能够快速自动进行进气道性能的设计扫描。

SoC设计中的扫描测试技术

针对SoC的基于IP设计、多时钟域、多用异步逻辑、时钟门控、系统集成等特点,给出了一种层次化的扫描测试结构,并将该方法成功应用于一款具有数百万门级的SoC设计中.实验结果表明,该方法不但可以极大程度地提高芯片的可测试性,保证其测试覆盖率,也节约了产品开发时间和开发成本.

全扫描设计中多扫描链的构造

本文在交迭测试体系[2 ,3] 的基础上提出了一种多扫描链的区间构造法 ,对于确定的测试向量集能够显著地减少测试应用时间 .该构造方法根据规定的扫描链数 ,通过求解线性规划问题的方法确定扫描寄存器在扫描链上的优化的分布区间 ,从而构造多扫描链 ,最后根据对多扫描链进行连线复杂度的定性分析 。

单链扫描可测性设计中存储元件的排序

本文提出了扫描设计中存储元件在扫描链中的最优排序方法．采用文迭测试体制和区间法能快速求出最优解．对于确定的测试向量集，用该方法构造的扫描链能使电路总的测试时间最少．

多臂组织的复合设计法及图形扫描设计法

运用自行研制开发的CAD系统 ,介绍了多臂组织复合设计法和图形扫描组织设计法 ,以供参考。

部分扫描可测性设计中扫描链的构造

提出了时序电路的部分扫描法可测性设计中扫描链的构造方法，包括扫描链的选取、扫描链的排序、多链扫描设计三部分内容。采用组合等效电路的方法求测试向量，并用实例进行了验证。模拟结果表明，选取２０％～４０％的触发器至扫描链，用较少的测试向量，可达到很理想的故障覆盖率。

扫描设计中扫描链的优化

提出了扫描法可测性设计中扫描链的优化方法。采用交迭测试体制和区间法能快速求出最优解。对于确定的测试向量集，用该方法构造的扫描链能使电路总的测试时间最少。

基于电路状态信息和冲突分析的部分扫描设计

该文提出了一种割断关键回路的方法来选择扫描触发器。该方法在选择一定数量的扫描触发器后,采用逻辑模拟更新电路的状态信息,这样可以得到更为精确的可测试性信息。当电路中的关键回路割断后,转向消除冲突的处理,而不是降低时序深度。该方法致力于消除冲突,并使用了一种基于冲突分析的测度conflict.足够的实验结果表明该方法是非常有效的。

开关级扫描设计方法研究

本文针对门级扫描设计存在的面积、速度和测试时间问题 ,给出了一种开关级扫描插入方法 ,较好地解决了门级扫描设计面临的面积和速度问题 ,改进了测试时间问题。

浅谈“三维扫描与创新设计”课程开发

本文主要对“三维扫描与创新设计”课程的开发进行探讨,以笔者单位机械设计与制造专业教学标准以及该课程的课程标准为主要开发依据,在课程教学目标设计、课程教学内容设计、课程教法与学法设计这三个方面展开论述,课程开发过程体现了课程整改的最新要求,以“行动导向驱动”为主要课程教学方法,有效提升了教学效果,以“合作探究法”为主要学习手段,提高了学生的自主学习能力,为类似课程开发提供了可借鉴的宝贵实践经验。

基于LSSD的Cache电路的扫描测试设计

在扫描测试设计时,因电路行为的不同需采用不同的扫描单元,LSSD(level-sensitive scan design)正是一种非常适合于电平敏感型电路的扫描单元,但在时钟控制相对复杂的电路中仅采用标准LSSD单元来完成整个扫描测试设计是不够的。在经过对LSSD扫描测试原理进行深入研究后,结合某32位RISCCPU中的Cache电路的行为特点,对标准LSSD扫描单元做了重新设计,并获得了较高的测试覆盖率和故障覆盖率。

扫描设计中测试逻辑的研究

文中首先分析了时序元件的不可测因素,提出了扫描设计前增加测试逻辑的设计方法。实践证明,该方法简便易行,故障覆盖率高达99％。

扫描设计中测试逻辑的研究

本文首先分析了时序元件的不可测因素，介绍了扫描设计前增加测试逻辑的设计方法。实践证明，该方法简便易行，故障覆盖率高达99％。

3D液晶显示模块不均匀分区背光扫描和设计分析

本文研究了快门眼镜式3D液晶显示器的三维效果,显示技术的本质,巧妙的设计,双重限制的图像强制分离,近距离观察,有一定的视差图像,产生立体视觉。在本文中,并且匹配透镜与适当的光学器件匹配以形成直下式背光。适用于帧频为120Hz及以上的三维液晶显示器。增加了LED角度,改变传统的直下式LED背光受到出射角的影响,传统LED增加了镜头的角度,二次光学处理,将点光源(如LED)转换为均匀的表面光源。

可测试性设计技术在一款通用CPU芯片中的应用

可测试性设计(Design-For-Testability,简称DFT)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。文中介绍了在一款通用CPU芯片的设计过程中,为提高芯片的易测性而采取的各种可测试性设计技术,主要包括扫描设计(ScanDesign)、存储器内建自测试(Build-in-self-test,简称BIST)以及与IEEE1149.1标准兼容的边界扫描设计(BoundaryScanDesign,简称BSD)等技术。这些技术的使用为该芯片提供了方便可靠的测试方案。

考虑测试功耗的扫描链划分新方法

提出考虑测试功耗的扫描链划分新方法.首先为基于扫描设计电路的峰值测试功耗和平均功耗建模,得出测试功耗主要由内部节点的翻转引起的结论,因此考虑多条扫描链情况,从输入测试集中寻找相容测试单元,利用扫描单元的兼容性,并考虑布局信息,将其分配到不同的扫描链中共享测试输入向量,多扫描链的划分应用图论方法.在ISCAS89平台上的实验结果表明,有效降低了峰值测试功耗和平均测试功耗.

边界扫描技术在故障信息处理中的应用

边界扫描技术广泛应用于电路可测试性设计,在故障信息处理测试设计中尝试融入边界扫描技术,采用扫描器件直接替换、扫描结构置入等方法。通过仿真试验表明该设计方法可行,经过系统硬件测试,证明边界扫描技术能够有效提高故障信息处理能力。

基于MCU的可测试性设计

根据ＭＣＵ（ＭｉｃｒｏＣｏｎｔｒｏｌｅｒＵｎｉｔ）结构非常复杂且具有指令系统的特点，没有采用一般数字电路设计的从结构出发的ＤＦＴ（ＤｅｓｉｇｎＦｏｒＴｅｓｔａｂｉｌｉｔｙ）技术，而是设定了ＭＣＵ的３种工作模式，提出了一种在ＭＣＵ中加入规模很小的模式选择电路，对部分电路作较小改动，就可以对芯片内的各块电路进行功能测试的方法。在完成了ＭＣＵ的可测性设计后进行了仿真，结果表明电路能正常工作在各种模式下。

SOC芯片DFT研究与设计

文章首先介绍了SOC系统的DFT设计背景和DFT的各种测试机理,包括基于功能的总线测试机理、基于边界扫描链的测试机理、基于插入扫描电路的测试机理以及基于存储器自测试的测试机理。然后以某专用SOC芯片为例提出了SOC电路的DFT系统构架设计和具体实现方法。主要包括:含有边界扫描BSD嵌入式处理器的边界扫描BSD设计,超过8条内嵌扫描链路的内部扫描SCAN设计,超过4个存储器硬IP的存储器自测试MBIST,以及基于嵌入式处理器总线的功能测试方法。最后提出了该SOC系统DFT设计的不足。

基于组合解压缩电路的多扫描链测试方法

提出一种采用组合电路实现解压缩电路的压缩方法,只需少量的输入管脚,可以驱动大量的内部扫描链·该方法利用确定性测试向量中存在的大量的不确定位(X位),采用对测试向量进行切片划分和兼容赋值的思想,通过分析扫描切片之间的兼容关系来寻找所需的外部扫描输入管脚的最小个数·实验结果表明,它能有效地降低测试数据量·此外,通过应用所提出的解压缩电路,扫描链的条数不再受到自动测试仪的限制,因此能充分发挥多扫描链设计降低测试应用时间的优点·