基于FPGA的低资源极化码SC译码架构研究与实现

针对无线传感器网络中对资源消耗及成本敏感的应用场景,研究并提出了一种基于FPGA的低资源极化码连续删除(Successive Cancellation,SC)译码架构。该译码架构采用同级计算单元串行运算,不同级计算单元并行运算,不同组译码数据并行处理的方式,通过减少计算单元(Processing Element,PE)个数、复用寄存器存储资源提升硬件资源利用率,复用译码延迟提升吞吐率。通过Xilinx xc7vx330t综合结果分析,该译码架构在码长为N=128时译码最高时钟频率为220.444 MHz,吞吐率为89.86 Mb/s,与树型SC译码架构相比,计算单元利用率提升了14.67倍,在主要硬件资源指标查找表(Look-Up-Table,LUT)和触发器(Filp-Flop,FF)上分别节省了74.22%和62.1%。

铁路安防数据记录器译码中心架构研究

铁路安防数据记录器译码分析是铁路交通事故调查的重要技术手段,同时可用于列车运行状态监控、车载设备性能评估、驾驶人员技能考核、列车定检维修等领域。以航空、船舶领域的译码中心为参考,主要研究我国交通领域事故调查法规以及铁路安防数据记录器译码中心建设目标、组织架构、规章制度、工作流程和推进建议,对保障我国列车安全运行、完善铁路安防数据记录器译码中心建设方案及推进建议、实现现役全车型安防数据记录器译码工作均具有重要作用。

适用于空间通信的LDPC码GPU高速译码架构

鉴于目前空间通信对高速、可重配置信道译码器的需求,利用图形处理器(GPU)的并行化运算特点,提出了一种低密度奇偶校验(LDPC)码软件高速译码架构。通过优化Turbo消息传递译码(TDMP)算法节点更新运算线程块内和块间并行度、减少非规则行重造成的线程分支、降低线程对节点更新信息存储资源的访问延时以及合理量化译码器存储信息来提升译码内核函数的执行效率。并在此基础上引入异步统一计算设备构架(CUDA)流处理机制,设计优化的译码器输入输出数据传输和内核函数之间的执行调度方式以及CUDA流上的译码线程资源配置方式,最大化译码吞吐率的同时降低译码延时。在Nvidia最新的Tesla K20和GTX980平台上对国际空间数据系统咨询委员会(CCSDS)遥测标准LDPC码进行的TDMP译码实验结果表明,本架构进行10次迭代译码的吞吐率最高可达约500 Mbps,平均译码延时约为2ms左右。与现有结果相比,本架构在保持软件架构配置灵活性的同时更加有效的兼顾了译码吞吐率和延时性能。

一种高效通用的QC-LDPC译码器架构

基于软、硬件结合的方法,本文提出了一种高效通用的QC-LDPC译码器架构。该架构可以对不同码长、码率和校验矩阵结构的规则或非规则QC-LDPC码进行译码,支持Min-Sum近似及其改进译码算法,而且可以实现多种消息传递调度策略。通过将部分复杂的信息更新交由硬件加速器来完成,提高了译码吞吐量。针对QC-LDPC码校验矩阵准循环的结构,以块为单位对信息进行存储和处理。该架构还可以实现信息的并行处理,而译码器复杂度只有略微增加。

面向NAND闪存的高能效LDPC译码器结构设计

LDPC码纠错性能极佳,可作为NAND闪存数据的新型纠错编码方案。然而,传统基于最大迭代周期来确定译码器处理速度的保守设计方法,降低译码电路的处理能效。基于这个问题一种自适应电压频率调节的高能效LDPC译码器结构被提出,该结构能够动态地调节译码器的工作频率和电压,使得电路在满足实时性能需求的同时降低处理能耗。在此基础上,采用28nm工艺完成LDPC译码器的逻辑综合。实验结果表明,不同信道噪声下译码器的功耗能够降低24.7%-61.4%,能效提升1.3-2.5倍。