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Verilog HDL与SystemC的语法等效性 被引量：2
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作者 张雅绮 王琨 崔志刚 《天津大学学报（自然科学与工程技术版）》 EI CAS CSCD 北大核心 2004年第9期842-846,共5页
针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在Sys... 针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在SystemC中找到对应描述;开发EDA设计工具,实现从VerilogHDL描述的知识产权自动转换到SystemC描述是可行的. 展开更多
关键词 系统级描述语言 VERILOG HDL SYSTEMC 语法等效性
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