一种提高SRAM写能力的自适应负位线电路设计

随着器件尺寸缩小到纳米级,在SRAM生产过程中,工艺偏差变大会导致SRAM单元写能力变差.针对这一问题,提出了一种新型负位线电路,可以提高SRAM单元的写能力,并通过控制时序和下拉管的栅极电压达到自我调节负位线电压,使负电压被控制在一定范围内.本设计采用TSMC 40nm工艺模型对设计的电路进行仿真验证,结果证明,设计的电路可以改善写能力,使SRAM在电压降到0.66V的时候仍能正常工作,并且和传统设计相比,本电路产生的负电压被控制在一个范围内,有利于提高晶体管的使用寿命,改善良率,节省功耗.

一种提高SRAM写能力的自调节负位线电路设计

静态随机存取存储器(SRAM)作为微处理器的重要功耗和面积来源,其工作电压和电路尺寸不断减小,然而工艺误差和低电源电压会严重影响存储器的数据写入能力。针对这个问题,基于标准6管SRAM电路提出了一种自调节负位线技术,可以根据SRAM存储单元的写入情况自动调节至适当的负位线电压,在保障数据成功写入的前提下,有效延长数据存取管寿命和降低电流功耗开销。本设计采用HLMC28nm工艺平台进行验证,仿真结果表明,设计的电路能有效改善SRAM存储单元的写能力,在电源电压降低到0.63V时仍能正常工作,并且与传统负位线电路相比,SRAM数据存取管寿命可提升约5到9倍,在电源电压向上波动时功耗可降低约60%。

40/28纳米存储器IP技术综述

本文介绍了28nm/40nm存储器I P的设计挑战及智原科技提供的相应解决方案。硅验证的结果也证明了有效性。这些技术包括:ROM设计裕度改进、SRAM读写辅助方案、在低VCC电压自适跟踪的检测裕度控制方案和在双端口SRAM中同时访问双端口时单元电流增强。所提出的方法都是对工艺参数波动容忍,适合编译器的有效解决方案并减少面积开销。