基于CMOS工艺的负压低压差线性稳压器设计

设计了一种应用于射频功放的负压低压差线性稳压器。通过设计负压带隙基准源,以及采用预稳压模块,有效地降低了电源电压对负压LDO输出电压的影响;通过优化控制环路中的功率管尺寸、误差放大器以及电阻反馈网络等措施,在保证大电流输出的前提下,有效地降低了负压LDO的压差,提高了稳压器的整体性能。采用CSMC 0.5μm CMOS工艺进行设计并实现,测试结果表明,当输出电流为500mA,输出电压为-3V时,压差仅为170mV。

一种低功耗无片外电容低压差线性稳压器设计

为降低LDO稳压器在芯片中的占用面积、减小待机状态下的电流消耗,设计一种低功耗、无片外电容的新型LDO。设计中采用动态电流偏置电路以及全新的电流负反馈型电压驱动电路,来提高LDO线性调整率。通过实验与其他设计方案对比,观察在一定输入电压、输出电压条件下,负载电流变化对最大上冲电压、下冲电压的影响。新设计LDO在空载条件下消耗的电流为3.13μA,在降低功耗同时提高了过充电压抑制能力,有着明显的产品优势,低功耗应用前景广阔。

低压差线性稳压器噪声测试研究

输出负载、输出电容是影响低压差线性稳压器输出噪声特性的重要因素,但国内外缺乏系统性研究。在宽范围的输出负载和输出电容的条件下,开展了正电压输出的LDO噪声测试和分析。结果表明,稳压器件输出噪声电压功率谱密度曲线表现出先减小然后增大,并在达到拐点峰值后快速减小,最后基本不变的特征。不同的输出负载、输出电容条件下,LDO的输出噪声存在显著差异。随着输出电流的增大或输出电容减小,输出噪声电压功率谱密度曲线拐点右移,频率增加,输出噪声电压增大。输出负载、输出电容与LDO输出噪声的相关性在于输出电阻或输出电容的改变,会直接影响影响LDO环路的主极点频率,进而影响环路增益和带宽,最终导致器件输出噪声的变化。

一种低压差线性稳压器的单粒子瞬态失效分析和加固设计

随着集成电路特征尺寸的不断缩减,CMOS集成电路的单粒子效应问题越来越严重。为了提高低压差线性稳压器(LDO)的单粒子瞬态(SET)效应加固效果,该文通过SPICE电路仿真和重离子实验研究了一种28 nm CMOS工艺LDO的SET失效机制,并研究了关键器件尺寸大小对SET脉冲的影响,提出一种有效的LDO加固方法。SPICE电路仿真发现这种LDO的敏感节点主要位于误差放大器(EA)内部。功率管(MOSFET)栅极节点的环路滤波电容会明显地影响单粒子瞬态脉冲的幅度,也会轻微地影响单粒子瞬态脉冲的宽度。误差放大器内部关键节点的器件尺寸会影响稳压器输出的单粒子瞬态脉冲的幅度和宽度。通过增加功率管(MOSFET)栅极节点电容和调整误差放大器内部相关节点器件尺寸的方法对LDO进行了SET加固设计。电路仿真和重离子实验结果表明这种加固方法能够有效地降低LDO输出的单粒子瞬态脉冲的幅度和宽度。

低功耗低压差线性稳压器的设计

可调电源是各种电子实验中不可或缺的部分,针对不同的实验需求和不同的电压需求,需要设计一款线性稳压器。阐述了低功耗低压差线性稳压器设计流程,分析了测试结果。本次设计的直流低功耗低压差线性稳压器实现了电压0~12 V的调节,步进调节为0.1 V,该电压源采用稳压闭环控制回路,因此电源输出电压与设置电压差在0.05 V以内,拥有非常高的稳定精度。同时,该稳压源在0~12 V输出电压下消耗功率在4.8~5 W之间,相比目前市面上小功率直流电压源的功耗更低。

一种负载为7nF片上电容的低压差线性稳压器

详细分析并实现一种改进的片上全集成低压差线性稳压器（LDO）,其负载电容为7 nF片上电容,且在0~50 mA电流负载范围下具有很好的稳定性。电路通过电压负反馈环控制降低输出等效负载电阻,并且采用了自适应极点调节方法以确保环路的稳定性。通过快通环路和高增益环路的混合控制,既能保证高的低频增益,又能满足快速响应的要求。该LDO包括输出电容7 nF均全集成在芯片内部。经0.13μm 1P9M标准CMOS工艺流片和测试,当负载电流在0~50 mA跳变时,过冲小于90 mV,且跳变稳定,相位裕度满足要求。

超低功耗无片外电容的低压差线性稳压器

为了减小无片外电容低压差线性稳压器(LDO)的功耗并提高稳定性,提出带有阻抗衰减缓冲器的LDO.该LDO主环路采用三级运放结构,具有动态偏置并联反馈结构和摆率增强电路的缓冲器作为中间级,驱动PMOS功率管.使用嵌套密勒补偿方式(NMC),将低频主极点放置在第一级输出,将缓冲器输出极点和LDO输出极点作为次极点构成极点-极点追踪,达到无片外电容LDO稳定性和瞬态响应的要求.芯片采用GSMC公司的130nm CMOC工艺模型设计并经流片测试.测试结果表明:在1.6~4V输入电压下,输出1.5V电压,最大输出电流为1.5mA时静态电流小于881nA.测试结果验证了设计要求.

超低压差CMOS线性稳压器的设计

设计出一种输出电流为 30 0mA且具有微功耗超低压差低噪声性能的单片CMOS线性稳压器 ,对其电路结构及工作原理进行了分析并给出各子电路模块的设计。该稳压器具有过流过热保护 ,工作电压范围为 2 5V～ 6V。基于现代公司的 0 6 μmCMOS工艺模型 ,Hspice模拟结果表明其输入输出压差的典型值分别为 0 4mV @1mA和12 0mV @30 0mA ,静态电流的典型值为 90 μA。

高性能低压差线性稳压器的研究与设计

为适应低压低功耗应用的需要,提出了一种高性能低压差(LDO)线性稳压器。通过改进稳压器的电路结构和版图设计,引入高精度电路微调技术和完善的过热、过流和过压保护功能,稳压器性能得到了明显的改善。Spectre仿真结果表明,设计构成的LDO输出电流典型值达到3.0 A,最低压差可达1.3 V,电压调整率为0.015%,负载调整率为0.05%。电路的主要性能均已达到设计目标,可在4μm 700 MHz双极工艺下实现。

基于BP神经网络的低压差线性稳压器电磁干扰损伤模型

低压差线性稳压器(LDO)在电磁干扰影响下会发生不同程度的性能受损,进而影响到整个系统的电磁兼容性能。为解决这一问题,提出了一种基于误差反向传播(BP)神经网络的建模方法,并使用遗传算法优化网络初始权值与阈值矩阵。采用直接功率注入法设计电路板,在100 MHz^1 GHz频率范围、-15~25 d Bm W功率范围内对LDO进行电磁干扰注入实验;采样LDO的输出作为训练数据,对不同结构的BP神经网络预测性能进行对比,选取合适的网络结构,进而构建LDO的电磁干扰损伤模型。从多个角度使用模型预测了电磁干扰对LDO输出数据和传导电磁敏感性的影响,并进行实验验证;最终采用该模型预测了LDO的传导电磁敏感度,并对比分析了模型预测数据和实验测试数据。结果表明,在100 MHz^2 GHz频率范围内,模型仿真输出与LDO测试输出的最大相对误差<8%,模型仿真所得电磁敏感度与实验测试数据的最大相对误差<9%。

0.13μm BiCMOS低压差线性稳压器

设计了一种0.13μm BiCMOS低压差线性稳压器(LDO),包括BiCMOS误差放大器、带软启动的BiCMOS带隙基准源、"套筒式"共源-共栅补偿电路等。为了改善线性瞬态响应性能,在BiCMOS误差放大器的前级设置了动态电流偏置电路。由于所设计的BiCMOS带隙基准源对温度的敏感性较小,故能为LDO提供高精度的基准电压。对所设计的LDO进行了工艺流片。流片测试结果表明,该LDO可提供60 mA的输出电流且最小压差只有100 mV。测试同时验证了所设计LDO的负载和瞬态响应都得到改善:负载调整率为0.054 mV/mA,线性调整率为0.014%,而芯片面积约为0.094 mm2,因此特别适用于高精度、便携式片上电源系统。

一种低噪声高电源抑制比CMOS低压差线性稳压器

提出了一款基于标准0．18μm CMOS工艺的低噪声高电源抑制比（PSRR）CMOS低压差线性稳压器（LDO），其中包括了带隙基准电路。对LDO和带隙基准电路的噪声和电源抑制进行了建模分析，并得出了电路设计原则。根据设计原则使用两级误差放大器实现了低噪声高电源抑制性能，并且通过合理的频率补偿保证了电路稳定。测试结果显示，LDO输出在-40～120℃温度范围内的温度系数约为48×10^-6/℃；在1～100kHz频率范围内输出噪声电压约为37．3μV；在1kHz和1MHz处的PSRR分别大于60dB和35dB；芯片总面积约为0．27mm^2，无负载电流约为169μA。

低压差线性稳压器中过流保护电路的设计

设计了一种应用于低压差线性稳压器的过流保护电路。该电路结构简单,易于调整,功耗低,可采用0.5μmCMOS工艺实现。仿真结果表明,它可以把稳压器的最大输出电流限定在300mA,输出短路电流限定在40mA,能够实现过流保护的目的。

一种带阻抗补偿的低功耗低压差线性稳压器

为了解决典型低压差线性稳压器(LDO)在全负载范围内的稳定性问题,采用了低阻抗设计的缓冲器来驱动调整管,即采用动态分流反馈偏置技术来降低缓冲器的输出电阻,以将调整管栅极处的极点推向更高的频率范围且不消耗大电流。完成了一款在全负载范围内有足够相位裕度的低功耗LDO的设计,并采用HHNEC 0.18μm CMOS工艺实现版图设计,芯片的尺寸为150μm×120μm,输出电压为1.8 V,空载静态电流为5μA,额定电流为20 mA。与普通的LDO相比,本款LDO具有更高的相位裕度和更好的瞬态特性,在全负载范围内相位裕度的最小值大于65°,负载调整率小于2%。

一种新型的全片内低噪声CMOS低压差线性稳压器

提出了一种全片内集成的低噪声CMOS低压差线性稳压器(LDO).首先建立传统LDO的噪声模型,分析了关键噪声来源并提出采用低噪声参考电压源来降低LDO输出噪声的方法.其次,提出一种带数字校正的基于阈值电压的低噪声参考电压源,用TSMC 0.18μm RF CMOS工艺设计并完成了为低相位噪声锁相环(PLL)电路供电的全片内集成低噪声LDO的流片和测试.该LDO被集成于高性能射频接收器芯片中.仿真结果表明,LDO的输出噪声低于26nV/Hz^(1/2)@100kHz,14nV/Hz^(1/2)@1MHz,电源抑制比达到-40dB@1MHz,全频率范围内低于-34dB.测试结果表明采用该低噪声LDO的PLL电路与采用传统LDO的PLL电路相比,其相位噪声降低6dBc@1kHz,低2dBc@200kHz.

多种保护电路的低压差线性稳压器设计及仿真

针对电路系统中对低压差线性稳压器高稳定性要求,以及在使用过程中过热及输出电流过大而使电路遭到破坏.提出了一款具有过温保护、短路及限流保护功能的LDO,采用电压与温度成正比的器件感知电路中的温度,将正温度系数电压与恒定电压相比较作为控制信号,利用将输出电流镜像到某个电阻上,其电压与一个恒定电压相比较,调节流过功率管的电流,以达到限流保护.结果表明:过温保护电路的迟滞温度为30℃;过流保护电路在负载电流达到812mA时开启保护;短路保护电路当输出电压小于0.7V时开启保护.在0.1μF电容负载上进行了仿真验证.

低压差线性稳压器电磁抗扰度测试与建模

采用直接功率注入法,在1 MHz^2GHz频率范围的传导电磁干扰下,测试获得了低压差线性稳压器的传导电磁抗扰度。针对抗扰度仿真预测,提出了一种以Taylor级数表示的非线性系统和以线性滤波器表示的线性系统的级联模型,同时对于测试系统中分立器件采用传统集总参数方法建模,最终实现低压差线性稳压器的传导电磁干扰仿真。仿真结果表明,模型在1 MHz^2GHz范围内预测的抗扰度和测试数据具有很好的一致性。

CMOS单片集成超低压差线性稳压器设计

设计了一种具有过热保护、限流保护、快速启动等特性的CMOS单片集成超低压差线性稳压器,对其电路结构及其工作原理进行了分析,给出了主要子模块电路的设计方案,提出了设计方法和设计中所需考虑的问题。该稳压芯片,输入电压范围为2.5～6V,输入输出压差的典型值为0.4mV@1mA和52mV@150mA,电压调整率典型值为0.0126%/V,负载调整率典型值为0.00012%,静态电流的典型值为85μA。

一种基于PI控制的数字低压差稳压器高速可调节模型

数字低压差线性稳压器由于可以在低电源电压下工作而被广泛使用。在数字低压差线性稳压器中,其利用模数转换器和积分器进行稳压操作。但是当负载出现瞬态电压变化,其稳定时间将会很长。在PI控制系统中,积分系数大的电路建立时间很短,会产生过冲,然后输出才会稳定。积分系数小的模型输出可以直接稳定,但是建立时间太长。提出了一种高速可调节电路模型,目的是利用电压传感器和时间数字转换器(TDC),并在电路中加入2种不同积分系数的积分器。首先利用电压传感器和时间数字转换技术(TDCT)实现模数转换以得到数字信号。随后判断数字信号与基准电压,在误差很大时,控制电路选择大积分系数,输出到PI控制;误差小时,控制电路选择小的积分系数,这样可以使电路结合不同积分系数电路的优点,从而达到同时缩短电路建立时间和稳定时间的目的。