基于坐标旋转数字计算方法的三维坐标变换

针对软件实现坐标变换速度慢而传统算法的硬件实现又非常复杂的缺点,根据CORDIC算法只需简单的移位加减运算就能实现许多复杂运算的优点,提出了运用CORDIC算法的不同模式进行三维坐标变换,并在FPGA上实现。仿真结果表明:利用该算法实现三维坐标变换在节省硬件资源的同时能兼顾工作速度和精度的需要,具有一定的工程实际意义和应用前景。

基于三步旋转坐标旋转数字计算机算法的直接数字频率综合器实现

提出基于三步旋转机制的高精度低时延坐标旋转数字计算机(CORDIC)算法.该算法通过对输入角度进行二极化重编码来免除剩余旋转角度的运算,利用三步旋转机制对迭代次数进行压缩,结合合并迭代技术进一步减少迭代次数,降低输出时延.以16位输出位宽为例,对三步旋转CORDIC算法和流水线迭代式算法进行实现,仿真结果表明:三步旋转CORDIC算法与流水线迭代式算法相比,改善了输出精度,输入到输出的时延降低了75%,硬件开销下降了29.2%.基于三步旋转CORDIC算法,实现了相位累加器位宽为24的直接数字频率综合器(DDFS);使用加法树结构对多输入加法器进行优化,以提高电路工作频率.仿真结果表明,该算法的最大幅度误差为8.24×10^-6,输出时延为38.5 ns.

一种改进的免缩放坐标旋转数字计算算法及其实现

针对经典的免缩放坐标旋转数字计算算法存在的迭代次数过多和适用角度范围较小的缺点,提出了一种基于查找表方法的改进算法。该改进算法在扩展了适用角度范围的基础上,对折叠后的区域进行了进一步细分,以查找表代替了原算法中的冗余迭代过程。最后在MATLAB平台和现场可编程门阵列(field programmable gate array,FPGA)器件上对该改进算法进行了仿真和实现。结果表明,改进算法在提高计算精度的同时,其平均迭代次数相比以往改进算法也有了不同程度的减少,且其硬件实现结构简单,具备一定的工程应用价值。

旋转变压器的数字解码算法研究

提出了利用坐标旋转数字计算(coordinate rotation digital computer,CORDIC)算法进行角度解码的方法。利用流水线的思想实现了高速CORDIC算法,并利用仿真数据说明了用软件的方法可以降低在过零点采样引入的误差。编制了用于联合仿真的图形操作界面,便于仿真操作。综合的结果表明CORDIC算法的实现只消耗很少的逻辑资源,在一般的FPGA(现场可编程门阵列)器件中就能实现。仿真结果表明算法的最大角度解码误差为0.013 5°,具有较高的精度。

基于贪婪CORDIC算法的非平稳信道衰落孪生技术研究

针对真实通信场景下的信道衰落孪生技术存在硬件成本高、实时性差的问题,基于贪婪坐标旋转数字计算(Coordinate rotation digital computer,CORDIC)算法及调频谐波叠加模型,给出了非平稳信道复合衰落序列的硬件模拟方案,在现场可编程门阵列(Field programmable gate array,FPGA)平台实现了大规模复指数实时计算。通过引入域折叠技术、贪婪角度记录单元和并行流水线结构,可减少硬件资源的使用,提高系统的实时性。此外,采用基于时分复用的多速率分级结构,进一步优化硬件资源。与传统查找表(Look up table,LUT)方法相比,本文方案消耗的硬件资源从17.89%减少到6.71%,与经典CORDIC算法相比,硬件延迟减少65.625%。硬件实测结果表明,输出信道统计特性的概率密度函数与理论值一致。

基于坐标旋转数字计算算法的小型光电编码器细分

为在不增加体积的前提下提高小型光电编码器精度,分析了计算法细分误差产生的原因,提出了基于坐标旋转数字计算(CORDIC)算法的光电编码器精码信号新细分法,利用简单的移位和加法操作可实现对采集到的正交码盘精码信号直接细分求相位,避免了查"细分表"引入的细分误差。对细分算法进行了分析与优化,使算法在取得合适精度的同时提高了运算速度。运用研究的细分法对某16位小型光电编码器精码信号进行256份细分时,比利用计算法细分时编码器的均方根误差减小了一半。实验结果表明,研究的新细分法可直接对光电编码器精码信号进行高精度细分,对于研制小型化、高精度光电编码器具有重要意义。

一种基于贪婪算法的CORDIC改进算法

针对传统串行坐标旋转数字计算方法(CORDIC)耗时且占用较多资源的缺点,提出了一种旋转模式下CORDIC算法的新型改进算法,该改进算法可用来代替直接数字频率合成器(DDS)查找表进行正余弦的计算。通过采用贪婪算法实现对CORDIC旋转方向与旋转角度的优化,从而可以达到串行转并行和减少迭代次数、节约资源的目的。该算法可以应用于三角函数的复杂函数的硬件实现中。仿真结果表明,在迭代次数相同的情况下,改进算法较传统算法可以获得更高的精度。最后,在Xilinx FPGA的Spartan-3E芯片上实现了改进的CORDIC结构。与传统CORDIC算法相比,在运算精度为10-5时,可以节省Slices、LUTs(Look Up Tables)资源分别为28%和25%。

宽带数字接收机的高效FPGA设计

在FPGA中实现了一种高效的宽带数字接收机,采用坐标旋转数字计算机算法实时产生数控振荡器数据,提高了接收机设计的灵活性。二次变频的接收机结构和四倍抽取的多相滤波结构减少了接收机的运算量,降低了接收机的资源消耗。FPGA中的仿真结果证明了该方法的高效性和实用性。

基于全流程并行加速的改进数字下变频器设计

针对宽带通信雷达探测系统中高速率数据处理难度较大的问题,设计了一种全流程并行化处理的高速率数字下变频器,混频模块采用并行化的流水线坐标旋转数字计算机(CORDIC)对来自A/D的高速采样数据进行分组处理,以降低单个通道的数据率;抽取滤波模块采用多相滤波器进一步将高阶卷积网络进行并行化分解,减少不必要的乘累加运算。实验结果表明:最大处理速率由原先的131 MHz提高到了255 MHz,改进设计利用现有硬件条件大幅度提高了处理速度,减少了通带内信号的衰减。

一种数字通信信号盲信噪比估计方法

针对数字通信信号的信噪比盲估计问题,提出了一种基于子空间理论的盲信噪比估计方法。该方法首先根据信号自相关序列构建特定维数的信号自相关矩阵,并根据实际工程应用需求,利用坐标旋转数字计算(Coordinate rotation digital computer,CORDIC)算法实现Jacobi旋转来完成自相关矩阵的特征值分解,避免了实际实现时对硬件乘法器的调用。并以6种常用的数字通信信号为例,在加性高斯白噪声(AWGN)信道条件下,实际信噪比在-10～30dB范围内时对其信噪比估计性能进行仿真分析。仿真表明,当实际信噪比为-5～22dB时,信噪比估计标准偏差小于0.5dB,且提出的信噪比估计器具有渐近无偏特性,证明了该方法是一种进行盲信噪比估计的有效方法。

基于决策理论的模拟数字混合信号调制识别

提出一种基于决策理论的模拟数字混合调制信号自动识别算法,采用基于I/Q正交双路的信号处理架构,利用扩展收敛域的CORDIC算法提取信号的瞬时幅度、瞬时相位和瞬时频率,结合软件无线电中具体的工程实现方法,修改部分识别特征参数,介绍基于判决树的识别流程。仿真结果表明,在信噪比不小于6 dB时,采用该算法的平均正确识别率在94%以上。

一种改进 CORDIC 算法的反正切计算

传统流水线结构的坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)算法的迭代周期固定,在实现反正切函数运算时存在硬件资源消耗过多、输出时延较长等问题,提出一种基于查找表的改进的CORDIC算法。该方法不仅通过缩减有效数据位宽、合并迭代等手段节省了剩余角度Z路径的计算量,而且还消除了的增益因子的影响,有效的减小了硬件资源消耗及电路面积。分别使用matlab以及XILINX ISE进行理论建模分析仿真以及实际验证,结果表明:改进CORDIC算法在保证输出精度前提下,电路工作速度有一定提高,输出时延也有所减少,寄存器消耗节省50.6%,有效的降低了硬件资源消耗,适合实时性强、硬件资源有限的现代通信应用场合。

基于FPGA的多通道旋转变压器测角系统设计

给出了一种基于现场可编程门阵列(field-programmable gate array,FPGA)的多通道旋转变压器测角系统的设计和实现方案。该方案硬件采用FPGA、数模转换器和模数转换器,软件采用改进型的坐标旋转数字计算算法。测试结果表明,所设计的旋转变压器解算系统的解算精度可以达到±6.3″,解算通道为4个,具有解算精度高、解算通道多的特点。

数字下变频中基于CORDIC算法的NCO设计

在数字下变频中传统数字控制振荡器(Numerically Controlled Oscillator,NCO)模块都是基于查找表结构的,该结构在FPGA内部实现需要占用大量ROM资源,针对这一问题,提出采用坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)算法进行NCO设计,相比传统的NCO设计,该方法具有输出信号频谱纯度高、能够直接混频而不需要乘法器等优点。设计中采用变象限映射方法解决CORDIC算法无法全周期覆盖的问题,采用流水线技术解决串行迭代带来难以实时输出的问题。经过Modelsim仿真分析,实际输出值与理论值之间的相对误差在10-4~10-5数量级范围内,满足数字下变频中NCO的性能需要。

具有自校准功能的多通道数字下变频器设计

针对多通道通信雷达系统中下变频器件功能单一及幅相校准电路实现复杂的问题,采用多模式全流水线坐标旋转数字计算机设计了一种改进的全数字下变频电路。改进的设计在输入端利用其旋转模式实现数字下变频功能,在基带端利用其向量模式计算通道幅相误差并形成反馈补偿,具有精简的硬件系统结构。闭环实验结果表面,系统自校准后的基带幅度误差控制在0.08 d B内,相位误差控制在0.15°内,进一步验证了提出方法的可行性和正确性。

一种高速高精度全数字SDC转换器设计

SDRC转换器是一种广泛应用于冶金、航海等位置和方位同步指示系统以及火炮、雷达等伺服系统中的传感器.在研究了CORDIC算法原理的基础上,采用FPGA芯片和QuartusⅡ8.0专用FPGA设计软件设计了一种基于该算法的高速高精度SDRC转换器的硬件电路,并通过Synplify Pro8.0进行综合优化,最后给出了Modelsim SE仿真和Synplify Pro综合结果.基于该算法的设计结果表明SDRC转换器相位精度可达到0.02°,电路系统时钟可达200 MHz以上.设计实现了更小的电路规模,优于一般采用查表法结构设计的电路,具有较高的应用价值.

低时延CORDIC算法计算平方根电路设计研究

开平方运算广泛应用于数值分析、调制解调、图像处理等领域,而应用坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)进行平方根运算是一种新应用.基本CORDIC算法精度必须用迭代次数作保证,而较多的迭代次数会导致时延过大等问题,通过运用建立查找表、单向旋转、合并迭代和免除补偿因子等手段,提出一种能够免去大部分迭代运算的改进CORDIC算法用于平方根计算.相较于基本算法计算平方根,该改进算法使用了一半的时钟周期便能得到输出结果,大大减少了输出时延,而且可以达到较高的计算精度,更加适合实时性要求高的应用场合.

基于IP复用技术的数字鉴频器设计

在分析了坐标旋转计算机CORDIC算法原理的基础上,建立了一种用于数字信号处理数字鉴频器的模型,它采用以裁剪后的8051 IP核为控制核心,基于CORDIC算法的流水线结构和差分结构,完成了数字鉴频实时电路的设计,并在FPGA中实现数字鉴频器功能,它能显示两路基带信号I、Q之间的频率差。

一种基于WLAN的OFDM频偏估计算法的FPGA实现

频偏估计是正交频分复用 (OFDM)系统中的关键技术之一。文中分析了基于无线局域网 (WLAN)的OFDM系统载波频偏产生的原因 ,阐述了一种用时域自相关实现频偏估计的算法原理及可行性 ,提出了相应的FPGA实现方案 ,并对实现过程中需要注意的一些问题做了说明。该方案基于IEEE 80 2 .11a协议中的物理层帧结构 ,首先利用 5至 6个短符号进行复数自相关运算 ,然后将相关结果通过CORDIC算法求得它的幅角 ,最后换算成归一化频偏。

全数字导航接收机中的频率合成器

为在直扩接收机中实现高精度的频率合成器,提出了一种改进的坐标旋转数字计算机(CORDIC)算法,通过预迭代的方式将传统的CORDIC算法的工作范围扩展到了全角度范围,并且加入的预迭代可以统一到流水线结构中.该算法避免了采用传统查表方法耗费大量ROM资源,从而不利于芯片实现小型化和低功耗化的缺点,通过加法和移位操作计算基本的超越函数,可以采用迭代算法实现高精度的频率合成,在保证高速、高精度频率输出的同时节省了硬件资源.硬件平台仿真结果表明,该算法占用很小的硬件资源,能够产生高速、高精度的频率输出,可以应用于直扩接收机中.