一种低硬件资源消耗快速SVPWM算法

常规SVPWM算法需要进行多次复杂的坐标变换并涉及大量的浮点乘法运算,增加了控制器的运算负荷且占用更多的内存空间。针对这一问题提出快速SVPWM方法,利用压缩变化将基础电压矢量转移至特殊位置,进而可以利用电压矢量变换后的两个分量的符号和大小判断其所在的扇区,无需进行其他数学运算;同时发现双边对称7段SVPWM三相占空比计算的特殊规律,将6个扇区分为3组,每组的2个扇区具有相同的运算规则,基于该发现提出简明扇区判据,只对矢量所属的组别进行判定,由判据结果可以直接获得三相占空比,进一步简化算法,减少了运算量和程序代码长度。通过仿真对算法的可行性进行了验证,同时在以DSP为控制核心的永磁电机实验平台上进行了实验。实验表明,在浮点DSP平台上快速SVPWM算法的运算速度提高了38%,同时减少了程序代码所占的存储空间,节省了45个字节的内存空间。

双有源桥型电力电子变压器电磁暂态实时低耗等效模型

电力电子变压器(PET)是柔性直流配电网中电能变换的关键设备。受仿真资源限制,现有PET电磁暂态(EMT)实时仿真规模较小,无法满足大容量系统硬件在环测试与快速仿真需求。文中提出一种双有源桥(DAB)型PET实时低耗等效建模算法。首先,深入挖掘了DAB高频链端口解耦模型的二值输入导纳特性,并从数值分析与物理意义两个层面进行了阐述。以此为基础,构建了具有N+1特性的PET高频链端口解耦模型。其次,提出了基于有限存储的低内存占用EMT解算方案、紧凑型低延时仿真框架、分组并行流水线计算硬件实现方案,降低了所提等效模型在实时仿真中对存储内存、计算时钟和硬件资源的需求。最后,在RT-LAB中完成了基于Verilog语言的250 ns实时低耗等效仿真模型开发,并进行了所建模型仿真精度和资源利用率测试。

基于FPGA的低功耗低资源的BP神经网络推理加速器设计

分析表明,BP神经网络在非线性拟合、小数据量预测等场合取得了较好的效果。由于其结构简单、计算量小,十分适合低功耗、高实时性和资源敏感的嵌入式场景。基于FPGA平台,设计了一种基于微处理器的BP神经网络前向推理加速器。在精度与资源的折中考虑下,通过定点化、分段拟合逼近、模块复用等方法降低了功耗与资源消耗。结果表明,系统的最大误差为0.0018,功耗为0.286 W,逻辑资源消耗约占FPGA资源的10%,可以满足实际应用需求。

一种低资源消耗的运动估计VLSI实现算法

现有的VLSI(verylarge scale integration)视频编码芯片多使用全搜索运动估计(ME)方法,且没有搜索中心偏移(CB)的并行实现方法。本文提出一种适合VLSI的H.264、AVS CB并行搜索方案,减少搜索点数量,降低逻辑资源的消耗,并且使用预测高概率区域的方法,保证ME精度。实验表明,本方法具备较好的率失真性能。在现场可编程门阵列(FPGA)平台上实现了本算法,逻辑综合的数据表明,硬件资源消耗降低了64%。本算法可应用于标清和高清电视(HDTV,hign-definition television)视频编码器。

串行SCL极化码译码器

基于列表的极化码串行抵消译码算法(SCL算法)可以改善中短码长的误码性能,但其递归结构大大降低了译码吞吐率,但同时也带来了大的硬件复杂度和硬件资源消耗.本文提出了非递归结构的基于似然比的列表串行抵消译码算法(LLR-SCL算法),设计了码长为1 024比特、搜索路径为2的LLR-SCL译码器.仿真测试表明,该译码器具有较好的误码性能,且在Xilinx XC7V2000FPGA上主频可以达到227 MHz,占用硬件资源较低,复杂度小.

用于空间科学研究的基于磁阻传感器的矢量磁强计

提出一种用于空间科学研究的基于低资源消耗各项异性磁阻传感器的矢量磁强计。该矢量磁强计的探测范围为±65000 nT,–3 dB带宽为DC~10 Hz的磁场波,噪声功率谱密度≤0.2 nT/Hz^(1/2)@1 Hz,非线性误差≤3.6‱,非正交性误差≤1.2‱。该磁强计搭载运行于太阳同步轨道的风云三号气象卫星(FY-3E),在轨初步探测结果表明,该磁强计具备探测空间磁场扰动(例如极光椭圆区的场向电流(20~60 nT))的能力。

μReTi:小尺寸实时嵌入式系统的TCP/IP精简化研究

通过分析TCP/IP协议的不同简化实现,提出TCP/IP协议的精简策略与设计准则。采用基于模块化的跨层设计思想,实现一套TCP/IP协议简化版本—μReTi。μReTi采用静态的内存预分配与管理机制优化系统数据结构,采用宽松的分层机制以及"后门"技术减少数据复制并重用共享内存。通过在不同架构感知节点上移植μReTi,评测分析μReTi的性能,验证其低资源消耗的特点。

P2P蠕虫遏制方法的研究与建模

传统的蠕虫遏制方法无法及时地遏制P2P蠕虫。针对该问题,提出一种基于P2P良性蠕虫的快速遏制方法。P2P良性蠕虫利用P2P软件漏洞进行自动传播,能够清除恶性蠕虫并修补软件漏洞,从而彻底阻断恶性蠕虫的传播渠道。对该遏制方法进行数学建模,给出相应的离散差分数学模型。仿真实验验证,该方法遏制效果好且对网络资源消耗少。

基于OCVR混频器的中频数字接收机设计

为了解决高速数字接收机中混频数据处理能力有限的问题,设计了基于八分圆周矢量旋转(OCVR)的高速数字正交混频器.该混频器仅通过简单二进制补码运算器和移位加法器即可实现,且不需要进行迭代运算.分析比较了常规的基于ROM架构、基于直接坐标旋转数字计算机(CORDIC)架构以及基于OCVR架构的混频器,结果显示基于OCVR的混频器拥有更高的数据吞吐量、更低的硬件资源消耗以及混频噪声小等特点.根据OCVR特性设计了武汉电离层斜向返回探测系统(WIOBSS)的中频(IF)数字接收机,该系统可以获取实时的宽带扫频后向散射电离图.实验证明该系统的探测覆盖范围已经延伸至3 000 km.

Sigma-Delta模数转换器的三级数字抽取滤波器设计

提出了一种高精度、低资源消耗的Sigma-Delta模数转换器(Analog-to-Digital Converter,ADC)的数字抽取滤波器结构。该滤波器分为三级,整体降采样率为32,由锐化积分梳状级联滤波器(Sharpen Cascaded Integrator-Comb Filter,SCIC Filter)、有限长单位冲激响应滤波器(Finite Impulse Response Filter,FIR Filter)、半带滤波器(Half Band Filter,HB Filter)组成。该滤波器还使用了乘法器复用的结构,可以减少乘法器数量,设计中只使用了4个乘法器,节约了大量现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)板资源。滤波器使用MATLAB设计参数,Verilog HDL编写代码,使用Quartus软件进行板级综合设计,最终该设计比普通设计节省了26.3%的逻辑单元和15.6%的寄存器资源。使用MATLAB设计的五阶反馈调制器模型输出250 kHz信号,调制器理想信噪比(Signal-Noise Ratio,SNR)为149 dB,最终滤波器输出SNR达到134 dB。

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验(low density parity check,LDPC)码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP(turbo decoding message passing)分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。