具分布偏差变元的超前滞后型泛函微分方程解的适定性

证明了一类较广泛的具分布偏差变元的超前滞后型泛函微分方程解的存在唯一性定理和解对初值的连续依赖性定理．

具超前滞后变元的泛函微分方程的基本理论(英文)

对一类与神经电信号传导模型相关的超前滞后型泛函微分方程进行了研究，得到解的存在性、唯一性、延展性及解对初始数据的连续依赖性等基本定理．

基于VHDL的一种低功耗新型全数字锁相环设计

为了改善数字通信系统的同步性能,对全数字锁相环电路进行了研究。用VHDL语言设计了一种新型的超前—滞后型数字鉴相器,并构建了包含该鉴相器的全数字锁相环(DPLL),用来实现基带信号处理中的码跟踪功能。设计了双边沿触发计数器,并利用电路的冗余特性,降低了系统的功耗。提供了锁相环的仿真结果,并在Altera公司的EP2C20系列FPGA上进行了验证。分析锁相环的性能,结果表明,该锁相环完全能够满足跟踪环路的要求。

基于FPGA的DPLL设计与仿真实现

本文分析了超前滞后型数字锁相环(LL-DPLL)的基本组成和工作原理,用VHDL语言对该系统进行了设计,给出了数字锁相环电路3个主要模块的设计方法及仿真结果,得到了该系统的顶层电路,最后根据整个系统的仿真结果分析了系统的稳态性能。整个系统的锁相环部分达到了锁定速度快、相位抖动小、锁定精度高的结果。

基于Verilog的“加”、“扣”脉冲式数控振荡器设计

"加"、"扣"脉冲式数控振荡器(DCO),主要应用于超前滞后型全数字锁相环。本文用Verilog的有限状态机设计"加"、"扣"脉冲式数控振荡器。根据输入信号的相位比本地估算信号相位超前或滞后的信息对本地信号进行"扣"或"加"脉冲,实现本地信号对输入信号的相位锁定。

基于FPGA快速位同步的实现

介绍了传统的超前-滞后型数字锁相环提取位同步信号的原理,提出了一种改进的简单快速的位同步FPGA实现方法,该方法首先在输入码元出现的半周期内得到码元与位同步信号的相位差,在附加门、扣除门的有效时间内,该相位差控制附加、扣除脉冲的个数,使输入码元与位同步信号快速达到同步。阐述了实现方案和模块设计,并用VHDL语言编程实现,maxplusⅡ下编译、综合、仿真、下载到FPGA芯片。仿真及实验表明:位同步建立时间只需一个码元周期,位同步快速实现。

关于XJ01—300kW起动柜V形接线错误的简单分析

V形接线是一种适用于一切三相平衡负荷电路的测量,计量与保护的电路。由于该电路采用的元件少,接线简单,因此应用相当普遍广泛。现结合中职教材《旋转相量与相量》,分析关于XJ01—300KW起动柜的V形接线错误。

速度反馈信号的检测和处理

详细介绍了如何在FPGA中利用VHDL语言实现超前滞后型数字锁相环，以便从位流数据中恢复出位时钟；并指出了其结构参数对于环路性能的影响。