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基于VHDL的一种低功耗新型全数字锁相环设计
1
作者
余婷
陈杰
甘明刚
《微计算机信息》
2009年第35期201-202,208,共3页
为了改善数字通信系统的同步性能,对全数字锁相环电路进行了研究。用VHDL语言设计了一种新型的超前—滞后型数字鉴相器,并构建了包含该鉴相器的全数字锁相环(DPLL),用来实现基带信号处理中的码跟踪功能。设计了双边沿触发计数器,并利用...
为了改善数字通信系统的同步性能,对全数字锁相环电路进行了研究。用VHDL语言设计了一种新型的超前—滞后型数字鉴相器,并构建了包含该鉴相器的全数字锁相环(DPLL),用来实现基带信号处理中的码跟踪功能。设计了双边沿触发计数器,并利用电路的冗余特性,降低了系统的功耗。提供了锁相环的仿真结果,并在Altera公司的EP2C20系列FPGA上进行了验证。分析锁相环的性能,结果表明,该锁相环完全能够满足跟踪环路的要求。
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关键词
超前
—
滞后
型
鉴相器
全
数字
锁相环
双边沿触发计数器
冗余特性
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职称材料
基于VHDL语言的数字锁相环的设计与实现
被引量:
3
2
作者
严冬
《中国科技论文在线》
CAS
2007年第6期434-443,共10页
为了改善数字通信系统的同步性能,保证系统工作稳定、可靠,本文对锁相环电路进行了研究,利用VHDL语言进行同步单元的全数字电路设计,并利用积分电路代替微分电路减小干扰;同时为了协调锁相环相位调节速度与抗干扰能力的矛盾,设计自动调...
为了改善数字通信系统的同步性能,保证系统工作稳定、可靠,本文对锁相环电路进行了研究,利用VHDL语言进行同步单元的全数字电路设计,并利用积分电路代替微分电路减小干扰;同时为了协调锁相环相位调节速度与抗干扰能力的矛盾,设计自动调节模块,使锁相环在具有很好的抗干扰能力的前提下,做到迅速地调节相位达到锁定状态;通过MAX+plusⅡ进行仿真,给出计算机仿真结果,验证设计的正确性。
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关键词
数字
锁相环
VHDL
位同步
超前
滞后
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职称材料
基于FPGA的DPLL设计与仿真实现
被引量:
10
3
作者
沈军
郭勇
李志鹏
《微计算机信息》
北大核心
2007年第05Z期201-203,共3页
本文分析了超前滞后型数字锁相环(LL-DPLL)的基本组成和工作原理,用VHDL语言对该系统进行了设计,给出了数字锁相环电路3个主要模块的设计方法及仿真结果,得到了该系统的顶层电路,最后根据整个系统的仿真结果分析了系统的稳态性能。整个...
本文分析了超前滞后型数字锁相环(LL-DPLL)的基本组成和工作原理,用VHDL语言对该系统进行了设计,给出了数字锁相环电路3个主要模块的设计方法及仿真结果,得到了该系统的顶层电路,最后根据整个系统的仿真结果分析了系统的稳态性能。整个系统的锁相环部分达到了锁定速度快、相位抖动小、锁定精度高的结果。
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关键词
超前滞后型数字锁相环
现场可编程门阵列
超高速硬件描述语言
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职称材料
基于FPGA快速位同步的实现
被引量:
5
4
作者
徐彦凯
双凯
单纪文
《微计算机信息》
北大核心
2008年第29期173-175,共3页
介绍了传统的超前-滞后型数字锁相环提取位同步信号的原理,提出了一种改进的简单快速的位同步FPGA实现方法,该方法首先在输入码元出现的半周期内得到码元与位同步信号的相位差,在附加门、扣除门的有效时间内,该相位差控制附加、扣除脉...
介绍了传统的超前-滞后型数字锁相环提取位同步信号的原理,提出了一种改进的简单快速的位同步FPGA实现方法,该方法首先在输入码元出现的半周期内得到码元与位同步信号的相位差,在附加门、扣除门的有效时间内,该相位差控制附加、扣除脉冲的个数,使输入码元与位同步信号快速达到同步。阐述了实现方案和模块设计,并用VHDL语言编程实现,maxplusⅡ下编译、综合、仿真、下载到FPGA芯片。仿真及实验表明:位同步建立时间只需一个码元周期,位同步快速实现。
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关键词
位同步
超前
-
滞后
型
数字
锁相环
FPGA
VHDL
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职称材料
遥测接收位同步状态指示的设计及实现
被引量:
1
5
作者
冯晓东
吴升
熊竟威
《电子测量技术》
2018年第10期119-124,共6页
位同步是遥测接收系统中的关键技术之一,信号同步、失步状态影响着遥测接收装置的整体性能。针对位同步状态难以观测的问题,设计了一种同步状态指示方案,该方案利用超前滞后全数字锁相环输出的超前滞后脉冲在高低信噪比下个数的不同,将...
位同步是遥测接收系统中的关键技术之一,信号同步、失步状态影响着遥测接收装置的整体性能。针对位同步状态难以观测的问题,设计了一种同步状态指示方案,该方案利用超前滞后全数字锁相环输出的超前滞后脉冲在高低信噪比下个数的不同,将位同步状态可视化。最后将该方案运用到遥测接收机当中,在上位机软件上检测状态指示功能是否正常,再通过实际测量的解调性能曲线与MATLAB仿真结果进行对比,验证基于状态指示的位同步方案。结果表明,实际测量值与仿真值相近,状态指示方案在上位机软件可顺利运行,从而证明了方案的正确性。
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关键词
位同步
超前
滞后
全
数字
锁相环
状态指示
可视化
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职称材料
基于Verilog的“加”、“扣”脉冲式数控振荡器设计
6
作者
宋潇
王丽萍
张雷鸣
《电脑与电信》
2009年第2期69-70,73,共3页
"加"、"扣"脉冲式数控振荡器(DCO),主要应用于超前滞后型全数字锁相环。本文用Verilog的有限状态机设计"加"、"扣"脉冲式数控振荡器。根据输入信号的相位比本地估算信号相位超前或滞后的信息...
"加"、"扣"脉冲式数控振荡器(DCO),主要应用于超前滞后型全数字锁相环。本文用Verilog的有限状态机设计"加"、"扣"脉冲式数控振荡器。根据输入信号的相位比本地估算信号相位超前或滞后的信息对本地信号进行"扣"或"加"脉冲,实现本地信号对输入信号的相位锁定。
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关键词
超前
滞后
型
全
数字
锁相环
路
硬件描述语言
有限状态机
数控振荡器
“加”脉冲
“扣”脉冲
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职称材料
速度反馈信号的检测和处理
7
作者
马选谋
徐满红
《长岭技术》
2004年第2期36-43,共8页
详细介绍了如何在FPGA中利用VHDL语言实现超前滞后型数字锁相环,以便从位流数据中恢复出位时钟;并指出了其结构参数对于环路性能的影响。
关键词
数字
锁相环
位时钟
FPGA
VHDL语言
超前
滞后
型
数字
鉴相器
速度反馈信号
原文传递
题名
基于VHDL的一种低功耗新型全数字锁相环设计
1
作者
余婷
陈杰
甘明刚
机构
北京理工大学
出处
《微计算机信息》
2009年第35期201-202,208,共3页
基金
基金申请人:陈杰
基金颁发部门:北京市教育委员会
文摘
为了改善数字通信系统的同步性能,对全数字锁相环电路进行了研究。用VHDL语言设计了一种新型的超前—滞后型数字鉴相器,并构建了包含该鉴相器的全数字锁相环(DPLL),用来实现基带信号处理中的码跟踪功能。设计了双边沿触发计数器,并利用电路的冗余特性,降低了系统的功耗。提供了锁相环的仿真结果,并在Altera公司的EP2C20系列FPGA上进行了验证。分析锁相环的性能,结果表明,该锁相环完全能够满足跟踪环路的要求。
关键词
超前
—
滞后
型
鉴相器
全
数字
锁相环
双边沿触发计数器
冗余特性
Keywords
lead-lag digital phase detector
All-Digital PLL
double edge triggered counter
redundancy attribute
分类号
TN813.5 [电子电信—信息与通信工程]
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职称材料
题名
基于VHDL语言的数字锁相环的设计与实现
被引量:
3
2
作者
严冬
机构
天津滨海快速交通发展有限公司
出处
《中国科技论文在线》
CAS
2007年第6期434-443,共10页
文摘
为了改善数字通信系统的同步性能,保证系统工作稳定、可靠,本文对锁相环电路进行了研究,利用VHDL语言进行同步单元的全数字电路设计,并利用积分电路代替微分电路减小干扰;同时为了协调锁相环相位调节速度与抗干扰能力的矛盾,设计自动调节模块,使锁相环在具有很好的抗干扰能力的前提下,做到迅速地调节相位达到锁定状态;通过MAX+plusⅡ进行仿真,给出计算机仿真结果,验证设计的正确性。
关键词
数字
锁相环
VHDL
位同步
超前
滞后
Keywords
digital phase locked loop
VHDL
bit synchronization
lead
lag
分类号
TN911.8 [电子电信—通信与信息系统]
TN702 [电子电信—电路与系统]
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职称材料
题名
基于FPGA的DPLL设计与仿真实现
被引量:
10
3
作者
沈军
郭勇
李志鹏
机构
成都理工大学信息工程学院
出处
《微计算机信息》
北大核心
2007年第05Z期201-203,共3页
基金
城市灾害救助生命搜索的超宽带电磁探测方法研究
国家自然科学基金(40374027)
文摘
本文分析了超前滞后型数字锁相环(LL-DPLL)的基本组成和工作原理,用VHDL语言对该系统进行了设计,给出了数字锁相环电路3个主要模块的设计方法及仿真结果,得到了该系统的顶层电路,最后根据整个系统的仿真结果分析了系统的稳态性能。整个系统的锁相环部分达到了锁定速度快、相位抖动小、锁定精度高的结果。
关键词
超前滞后型数字锁相环
现场可编程门阵列
超高速硬件描述语言
Keywords
LL-DPLL, FPGA, VHDL
分类号
TN919.34 [电子电信—通信与信息系统]
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职称材料
题名
基于FPGA快速位同步的实现
被引量:
5
4
作者
徐彦凯
双凯
单纪文
机构
中国石油大学
南京理工大学
出处
《微计算机信息》
北大核心
2008年第29期173-175,共3页
文摘
介绍了传统的超前-滞后型数字锁相环提取位同步信号的原理,提出了一种改进的简单快速的位同步FPGA实现方法,该方法首先在输入码元出现的半周期内得到码元与位同步信号的相位差,在附加门、扣除门的有效时间内,该相位差控制附加、扣除脉冲的个数,使输入码元与位同步信号快速达到同步。阐述了实现方案和模块设计,并用VHDL语言编程实现,maxplusⅡ下编译、综合、仿真、下载到FPGA芯片。仿真及实验表明:位同步建立时间只需一个码元周期,位同步快速实现。
关键词
位同步
超前
-
滞后
型
数字
锁相环
FPGA
VHDL
Keywords
bit synchronization
Lead-lag digital phase-locked loop
field programmable gate array (FPGA)
VHSIC hardware description language(VI-IDL)
分类号
TN911 [电子电信—通信与信息系统]
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职称材料
题名
遥测接收位同步状态指示的设计及实现
被引量:
1
5
作者
冯晓东
吴升
熊竟威
机构
重庆邮电大学通信与信息工程学院
出处
《电子测量技术》
2018年第10期119-124,共6页
文摘
位同步是遥测接收系统中的关键技术之一,信号同步、失步状态影响着遥测接收装置的整体性能。针对位同步状态难以观测的问题,设计了一种同步状态指示方案,该方案利用超前滞后全数字锁相环输出的超前滞后脉冲在高低信噪比下个数的不同,将位同步状态可视化。最后将该方案运用到遥测接收机当中,在上位机软件上检测状态指示功能是否正常,再通过实际测量的解调性能曲线与MATLAB仿真结果进行对比,验证基于状态指示的位同步方案。结果表明,实际测量值与仿真值相近,状态指示方案在上位机软件可顺利运行,从而证明了方案的正确性。
关键词
位同步
超前
滞后
全
数字
锁相环
状态指示
可视化
Keywords
bit synchronization
all-digital phase-locked loop
status indication
visualization
分类号
TN925 [电子电信—通信与信息系统]
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职称材料
题名
基于Verilog的“加”、“扣”脉冲式数控振荡器设计
6
作者
宋潇
王丽萍
张雷鸣
机构
河南科技大学电子信息工程学院
出处
《电脑与电信》
2009年第2期69-70,73,共3页
文摘
"加"、"扣"脉冲式数控振荡器(DCO),主要应用于超前滞后型全数字锁相环。本文用Verilog的有限状态机设计"加"、"扣"脉冲式数控振荡器。根据输入信号的相位比本地估算信号相位超前或滞后的信息对本地信号进行"扣"或"加"脉冲,实现本地信号对输入信号的相位锁定。
关键词
超前
滞后
型
全
数字
锁相环
路
硬件描述语言
有限状态机
数控振荡器
“加”脉冲
“扣”脉冲
Keywords
LL-DPLL
Verilog
RTL. DCO
"plus"pulse
" minus "pulse
分类号
TN752 [电子电信—电路与系统]
TP312 [自动化与计算机技术—计算机软件与理论]
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职称材料
题名
速度反馈信号的检测和处理
7
作者
马选谋
徐满红
机构
长岭电子科技公司计量仪器处
出处
《长岭技术》
2004年第2期36-43,共8页
文摘
详细介绍了如何在FPGA中利用VHDL语言实现超前滞后型数字锁相环,以便从位流数据中恢复出位时钟;并指出了其结构参数对于环路性能的影响。
关键词
数字
锁相环
位时钟
FPGA
VHDL语言
超前
滞后
型
数字
鉴相器
速度反馈信号
分类号
TN911.7 [电子电信—通信与信息系统]
TN791 [电子电信—电路与系统]
原文传递
题名
作者
出处
发文年
被引量
操作
1
基于VHDL的一种低功耗新型全数字锁相环设计
余婷
陈杰
甘明刚
《微计算机信息》
2009
0
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职称材料
2
基于VHDL语言的数字锁相环的设计与实现
严冬
《中国科技论文在线》
CAS
2007
3
下载PDF
职称材料
3
基于FPGA的DPLL设计与仿真实现
沈军
郭勇
李志鹏
《微计算机信息》
北大核心
2007
10
下载PDF
职称材料
4
基于FPGA快速位同步的实现
徐彦凯
双凯
单纪文
《微计算机信息》
北大核心
2008
5
下载PDF
职称材料
5
遥测接收位同步状态指示的设计及实现
冯晓东
吴升
熊竟威
《电子测量技术》
2018
1
下载PDF
职称材料
6
基于Verilog的“加”、“扣”脉冲式数控振荡器设计
宋潇
王丽萍
张雷鸣
《电脑与电信》
2009
0
下载PDF
职称材料
7
速度反馈信号的检测和处理
马选谋
徐满红
《长岭技术》
2004
0
原文传递
已选择
0
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