关于超大规模集成电路系统设计的讨论

为了明确超大规模集成电路的设计的理想方法,文章从超大规模集成电路系统的设计要求开始,通过对VLSI系统设计一般方法的研究,重点研究了利用Verilog硬件描述语言的设计,总结出了层次化是VLSI设计的优化方法。

超大规模集成电路设计基础 第二讲 NMOS 集成电路基础

2.1 增强型与耗尽型NMOS晶体管NMOS集成电路中最小单元是两种场效应晶体管,即增强型和耗尽型NMOS场效应管,分别简称为NMOS(E)和NMOS(D),其符号和结构如图2.1所示。

向着VLSI（超大规模集成电路）化发展——数据驱动型微处理机的开发

夏普公司和三菱电机公司在大阪大学寺田浩诏教授的指导下，共同开发了采用能高度并行处理的数据驱动方式的新一代微处理机，这次完成了基础技术的研制井予以发表．由此可以看出，公司在面向实用化者面前进了一大步。

超大规模集成电路的并行测试技术

本文介绍先进的VLSI并行测试技术的原理和实现方法 。

发展航天 振兴中华——中国航天工业总公司大规模、超大规模集成电路检测与失效分析中心成立大会简述

为了控制大规模集成电路(LSl)、超大规模集成电路(VLSI)的质量,确保航天型号和武器装备的可靠性,经过几年的筹划和建设,中国航天工业大规模、超大规模集成电路检测和失效分析中心于1999年5月12日正式在北京成立。中国航天机电集团总经理夏国洪出席会议,为中心挂牌揭幕并讲了话。出席会议的还有航天总公司质量局、科研局、供销总公司、九院的领导邵锦成、朱明让、白敬武、奚为政、陶家渠、张俊超、白丁等。国防科工委科技质量司代表到会祝贺。会议由张俊超副院长主持。

HEVC帧内预测Planar和DC模式的VLSI架构设计与实现

在研究新一代高性能视频编码标准(HEVC)帧内预测中planar和DC模式预测算法的基础上,分别设计了高效VLSI架构,通过状态机的自适应控制和模块的复用来实现速度的提高和面积的减少。针对planar模式,设计了一种基于状态机自适应控制的寄存器累加架构;针对DC模式,设计了一种基于算法的分割处理架构。实验结果表明,所设计的架构在TSMC180 nm的工艺下最高频率为350 MHz,面积合计为68.1 kgate,能够实现对4∶2∶0格式7 680×4 320@30 f/s视频序列的实时编码,最高工作频率可以达到23.4 MHz。

一种新颖的集成电路版图验证方法

版图验证是集成电路设计的瓶颈之一。文章全面系统地阐述了超大规模集成电路LVS版图验证的原理、方法和基本的流程,着重介绍了基于Dracula开发的CMOS、Bipolar和ABCD(AdvancedBipolarCMOSDMOS)工艺的LVS命令文件,在解决以上工艺的电路LVS的过程中,取得了令人满意的效果。

超大规模集成电路设计中漏泄功耗的最小化和开发利用

超大规模集成电路（VLSI）的耗电量一直以惊人的速度增长。随着耗电量以及对便携式／手持式电子产品需求的不断增加，功率消耗成为VLSI电路设计中的主要问题。以往的电路设计中，动态（开关）电源是IC总功耗的主体，目前漏泄功耗已经成为在VLSI电路总功率消耗的重要组成部分。因此，降低漏泄功率对便携式／如手机及PDA的手持式电子产品尤其重要。

CDMA系统及其降噪的实验方法：系统设计到硬件测试所通过的超大规模集成电路

本书介绍了意大利比萨大学一个团队的开发项目——CDMA移动终端接受器．以及从中获取的经验，为通信理论到VLSI实现建立了一座桥梁，呈现了从最初系统设计到最终硬件测试所需要的电信和电子相关知识，主要目的是为通信电路的设计提供理论和实践上的支持。书中介绍的知识和技术可以运用到更一般的无线调制解调器的构架设计和实现。

VLSI电路可测性设计技术及其应用综述

综述了超大规模集成电路的几种主要的可测试性设计技术,如扫描路径法、内建自测试法和边界扫描法等,并分析比较了这几种设计技术各自的特点及其应用方法和策略。

一种在VLSI电路物理设计中减小串扰的优化算法

通过研究调整线段和线间距对串扰的影响 ,提出了一种在布线时通过采取作线段摄动和压缩线间距的措施来减小串扰的优化算法 .计算机仿真结果表明 ,该算法能有效地减少芯片中的串扰 .此外 。

Unfolding算法实现的高速并行CRC电路的VLSI设计

文章通过分析Unfolding算法和被广泛应用的串行CRC校验电路,提出了一种新的高速并行CRC电路,给出了推导过程,并对它的优缺点进行了讨论。

nMOS VLSI电路设计中的定时分析软件

本文介绍了集成电路设计中常用的几种模拟和定时分析软件，讨论了在nMOS VLSI电路设计中使用CRYSTAL定时分析软件的基本原理及关键路径技术。给出了改善定时分析程序速度和精度的几种方法，其中的固定值，流向控制，总线法等有较高的实用价值。

基于边界扫描技术的VLSI芯片互连电路测试研究

对VLSI芯片互连电路测试过程数学描述模型及测试原理进行了研究 ,在此基础上提出了一种基于边界扫描技术的VLSI芯片互连电路测试实现方案。以PC机为测试平台的测试实验结果表明 :该方案成功地完成了边界扫描机制试验电路板上互连电路的桥接、S -A -1型、S -A

基于遗传算法的VLSI电路划分方法

电路划分是降低超大规模集成电路设计复杂性的有效方法。提出了一种基于遗传算法的电路划分算法,该算法不仅适用于电路的二划分和划分问题,而且可以满足划分对子集的大小和面积等多约束的要求。

基于DVD应用的流水线RS-PC解码的VLSI设计

基于DVD数据纠错的应用,设计实现了全程流水线处理的RS-PC解码,采用分解的无逆BM(Berlekamp-Massey)算法和脉动时序控制实现RS解码器的三级流水线处理,采用行列独立的缓冲器和纠错解码器实现行列纠错的两级流水线处理。该RS-PC解码能达到非常快的处理速度,在行列纠错处理无迭代的情况下,数据率可达到每时钟一个字节。