超大阵列CMOS图像传感器时序控制驱动电路设计

分辨率是CMOS图像传感器最重要的指标之一,分辨率越高,意味着像素阵列越大,像素阵列横向尺寸的增大对时序控制驱动电路的驱动能力提出了更高的要求,纵向尺寸增大也使得延迟影响行选信号的正常产生.本文研究了超大阵列CMOS图像传感器时序控制驱动电路.在像素阵列尺寸确定的情况下,采用左右两端同时驱动来提高控制电路的驱动能力,分析了寄生效应对时钟走线的影响,提出一种将移位寄存器时钟反向接入的方法,在不增加额外版图消耗的前提下提高了电路的可靠性.此外传感器尺寸较大,因此将时序控制驱动电路设计成可重复单元,再进行拼接.基于110 nm CMOS工艺,设计了超大阵列CMOS图像传感器时序控制驱动电路,并进行了2 k×2 k的样品芯片设计.配合2-share型5T像素结构,时序控制驱动电路可以实现滚筒模式、滚筒像素合并模式、全局模式3种模式的切换,并且可以开启高增益模μm式来获得低光照条件下的良好表现.样品芯片的像素尺寸为6μm×6μm,单侧行驱动电路尺寸为2 256μm×12 288μm,芯片整体尺寸19 300μm×19 500μm,帧频2帧/s,每行行选时间24.36μs,左右两端同时驱动,左右两侧信号差小于5 ns.

面向6G的超大规模阵列下近场波束方向图

由于超大规模阵列(XL-array)中天线数目急剧增加,用户与基站(BS)之间的通信将处于阵列的瑞利距离内,导致传统的基于平面波前的远场波束方向图不再适用。为解决此问题,基于近场球面波前,利用泰勒展开得到近似近场场强表达,绘制出近场波束方向图。在此基础上,根据得到的近场波束方向图,揭示出波束角度偏转现象,并引入回归距离来刻画角度偏转程度。回归距离拟合函数体现了回归距离与目标波束角度、阵列尺寸、以及载波波长之间的关系。仿真结果表明,所提回归距离拟合函数较好地表征了近场波束方向图特性。

基于自适应校正技术的拼接型像素阵列一致性驱动方法研究

随着拼接工艺在超大阵列CMOS图像传感器中的应用,传统的时钟树同步设计方法已不再适用于像素阵列的双侧驱动电路中,同一行像素阵列的双侧驱动面临直流穿通和坏行的严重问题。基于片上自适应校正思想提出了一种可应用于拼接型像素阵列的一致性驱动方法。该方法根据芯片工作环境的变化进行自适应实时校正,具有结构简单和可靠性高等特点。基于55 nm工艺,采用所提方法在一款12288×12288的150M像素规模、芯片面积高达77 mm×84 mm的超大阵列CMOS图像传感器中进行了实际应用和全面验证。实验结果表明:在500 MHz的主时钟、125 kHz的行时钟下,双侧行驱动的非一致性由17.5 ns减小至2 ns(一个时钟周期)以内,一致性提高了9倍以上,确保了亿级像素规模的超大面阵图像传感器的帧频达到10帧以上。

面向超大规模阵列的近场通信研究

超大规模阵列可以有效提升传输距离,克服路径损耗,为通信发展带来新的机遇。在超大规模天线阵列系统中,用户和散射体更可能位于近场辐射区域,通信系统应采用更精确的球面波模型。然而,目前针对超大规模阵列近场通信的研究尚处于初始阶段,面临着码本搜索开销大、波束追踪复杂度高等问题。基于现有研究基础,分析了近场通信中的关键问题,包括波束训练、波束追踪以及天线可视区域,指出所面临的挑战,并提出了未来愿景。

基于稀疏阵列的近场通信与感知方法

超大规模阵列的应用可以显著增加传输距离和提高频谱效率,克服路径损耗,从而为通信领域带来新的发展机遇。在超大规模阵列中用户往往处于辐射近场区域,因此通信系统需要采用更为精准的球面波模型。然而,超大规模阵列面临硬件成本和能耗高以及信号处理算法复杂等问题。为解决该问题,提出利用稀疏阵列构造超大规模阵列,赋能近场通感一体化。分别对稀疏阵列在远场和近场通信与感知中的关键问题进行了深入分析,阐述了现有稀疏阵列应用的挑战,并提出未来稀疏阵列的研究方向。

6G超大规模天线阵列近场通信的波束赋形设计

应用超大规模天线阵列(Extremely Large-scale Antenna Array, ELAA)是未来6G移动通信基站的发展趋势。ELAA的孔径增加使阵列近场区域扩大,原有研究中的远场假设不再成立,对于ELAA近场通信,应该建立正确的近场模型进行研究。基于此,建立了近场球面波信号模型并提出了ELAA近场多用户多输入多输出(Multiple-Input Multiple-Output, MIMO)通信系统模型,通过进行波束赋形设计优化近场通信的可达和速率。为了突出正确近场通信模型的重要性,对比了原有远场平面波假设下的波束赋形设计在近场通信中的性能。此外,考虑到ELAA的硬件开销,设计了相位提取-迫零(Phase Extraction Zero-Forcing, PE-ZF)混合波束赋形方法。结果表明基于近场正确建模的波束赋形设计拥有最佳的和速率,同时提出的PE-ZF混合波束赋形方法拥有良好的性能,验证了ELAA近场通信波束赋形设计的重要性。

超大规模阵列的快速近场分层波束训练算法

文章研究了超大规模阵列(The Extremely Large-scale Array,XL-array)通信系统高效近场波束训练的设计。与远场波束只搜索最佳波束成形向量训练方法相比,近场波束训练需要在角域和距离域进行。为减少近场波束训练开销,提出一种新的两阶段近场分层波束训练方法。第一阶段采用传统远场码本和角域粗细波束相结合扫描的新方法来确定用户的候选角度。第二阶段使用近场极化域码本寻找用户的最佳有效距离。仿真结果表明,所提出的波束训练方法显著降低了近场穷搜的训练开销。

大型阵列降维-和差多波束形成的联合优化算法

大型、超大型相控阵列由于具有高增益、指向性强等优点得到越来越广泛的应用,数字波束形成具有抗干扰、波束切换灵活等优点,而基于大型全阵列数字波束形成需要庞大馈电网络与接收/发射通道而面临高成本、低实时性等缺点.针对此,本文提出了一种用于大型阵列的阵列降维-和差数字多波束形成的联合优化算法,该算法对大型阵列采用模拟和数字联合和差多波束形成,通过基于模拟退火、遗传算法和粒子群智能优化算法的子阵划分优化和子阵级与阵元级的和差联合加权逼近优化,保证在模拟子阵方向图内无栅瓣的同时,获得尽可能好的和差波束主副比及差波束零陷深度,且增益损失较小.最后仿真实验和性能分析验证了所提算法的有效性和可行性.

一种高频系统信道矩阵低复杂度估计方法

毫米波/太赫兹通信支持超大工作带宽和超高通信速率,是具备高应用潜力和影响因子的6G关键候选技术。提出了一种高频通信系统混合赋形架构下的信道矩阵估计方法,可有效估计信道信息,对上下行信道互易性无要求,且通过构造特殊权矢量矩阵,在估计信道矩阵时通过矩阵相乘运算来完成信道矩阵估计,避免了统计协方差矩阵求逆或特征分解运算,大幅度降低信道估计算法的计算复杂度和运算量。

6G潜在关键技术对材料发展的启示

随着2020年前后5G商用全面铺开,标志着移动通信成功实现了从"人联"走向"万物互联",同时也暴露了5G技术单基站信号覆盖范围小、信号传播能力弱、信号穿透率差等带来的问题。6G具有更低延迟、更高速率、更高容量、更大规模等特点。在5G的基础上,6G将传统的“万物互联”迈向更高阶的“万物智联”,引领推动新一轮科技革命和产业变革。本文从全球6G发展现状和趋势出发,分析了当前移动通信行业需要解决的问题,对以智能超表面和超大规模天线阵列等为核心的6G移动通信关键技术进行调研,同时对相关技术的关键共性问题及材料领域发展动态进行了深入探讨,以期为未来6G时代通信新材料的研究和发展提供思路。

太赫兹超大规模3D MIMO系统中的波束斜视补偿技术

太赫兹通信技术凭借超大带宽的优势成为未来6G的关键技术之一。超大规模天线技术可以提供巨大的空间分集,提升频谱效率,同样在6G无线通信系统中起到关键作用。在基于移相器的大规模MIMO(multipleinput multiple-output)混合预编码中,由于太赫兹频段的超大带宽,不同频率的子载波信道具有不同的等效空间方向,发射端波束形成时,将带来严重的波束斜视问题。与此同时,随着天线规模的不断增长,超大规模天线技术的应用更进一步扩大了波束斜视造成的影响。针对超大规模天线阵列带来的波束斜视现象放大问题,本文利用3D MIMO平面天线阵列来改善这一状况。为进一步改善太赫兹频段超大带宽引起的波束斜视,在3D大规模MIMO系统的基础上,本文提出了基于两层移相器结构的混合预编码方案,利用第二层移相器,对不同频率的子载波进行补偿。实验结果表明,本方法可以有效地弥补波束斜视带来的阵列增益损失,实现接近最优的系统性能。

高性能阵列重构的SAT描述模型

为了降低容错处理器阵列的能耗开销,提出一种基于可满足性(SAT)的高性能阵列的可满足性模型。该方法通过结合可满足性的思想,将含故障单元的处理器阵列重构问题转换为关于逻辑列的组合优化问题,并使用布尔逻辑表达式将逻辑列的组合优化表示为高性能阵列的可满足性模型。分析表明,在该可满足性模型的基础上,可通过高效的可满足性求解器快速重构高性能目标阵列。

容错处理器阵列的重构抽象模型

为了加速容错处理器阵列的降阶重构过程,提出一种基于抽象技术的可重构处理器阵列抽象模型。通过抽象算法从处理器阵列中提取部分物理行,并在物理行之间添加表示通信关系的带权边,从而构成一个抽象阵列。仿真实验结果表明,在低故障率下,抽象阵列的规模与原始处理器阵列相比减少90%,降低了容错处理器阵列重构的复杂度。

紧耦合处理器阵列重构的整数规划模型

为了降低可容错处理器阵列重构后的子阵列能耗开销,提出一种基于整数规划的模型来减少阵列的链接长度。该方法首先将处理器阵列中的处理器单元表示为一系列布尔变量,进而将相应逻辑列的链接长度表示为变量的函数。因此,构造链接长度最短的紧耦合处理器阵列,等价于求解整数规划模型中目标函数的最优值。分析表明,在该模型的基础上,结合整数规划求解器,可以得到紧耦合目标阵列。

VLSI design of 3D display processing chip for binocular stereo displays

In order to develop the core chip supporting binocular stereo displays for head mounted display （HMD） and glasses-TV, a very large scale integrated （VISI） design scheme is proposed by using a pipeline architecture for 3D display processing chip （HMD100）. Some key techniques including stereo display processing and high precision video scaling based bicubic interpolation, and their hardware implementations which improve the image quality are presented. The proposed HMD100 chip is verified by the field-programmable gate array （FPGA）. As one of innovative and high integration SoC chips, HMD100 is designed by a digital and analog mixed circuit. It can support binocular stereo display, has better scaling effect and integration. Hence it is applicable in virtual reality （VR）, 3D games and other microdisplay domains.