基于RISC-V的超标量处理器的ROB压缩方法

RISC-V指令集具有灵活可扩展的优势,向量扩展是其扩展指令集之一。在实现向量扩展时需要将向量指令拆分成多条微指令,如果每条微指令都占用一项重排序缓存(ROB),会存在一定的信息冗余,并且会减少CPU中并行执行的指令(in-flight指令)数量,影响处理器性能。基于指令与微指令在ROB中的存储解耦方法,使用一个新的队列(RAB)存储每条微指令的目的寄存器的重命名映射关系等信息,每项ROB只存储其对应指令拆分的微指令的公共信息,ROB与RAB分别控制指令与微指令的提交与回滚,减少了存储信息冗余,缓解了由向量指令拆分的微指令过多导致的in-flight指令数量减少问题。在上述方法的基础上,同时实现了标量指令的ROB压缩,在ROB项数不变的情况下,增加了in-flight指令的最大数量。最终的仿真结果表明,此方法有效提高了处理器性能。

一种基于数字信号处理器和齿轮泵的尿流率计校准装置

目的研究基于数字信号处理器(Digital Signal Processor,DSP)和齿轮泵的尿流率计校准装置。方法采用电压控制齿轮泵输出标准流量水流。装置以DSP为核心,在DSP的控制下,让DA转换器输出高精度控制电压至电机,电机驱动齿轮泵带动水流运转。首先给定一个固定电压,检查装置能否输出稳定的水流,其次,拟合出标准的尿流率曲线,观察装置能否根据此流率曲线输出可变流率的水流。结果利用设计的装置对荷兰MMS尿流率计进行校准,结果显示MMS尿流率计输出的尿流率曲线结果与校准装置拟合出的曲线结果其变化规律相符,最大流率、流量误差均不超过5%,能够实现对尿流率计的校准。结论利用DSP和齿轮泵为主体构建尿流率计校准装置是可行的,满足校准尿流率计所需测量范围和分辨率的要求。

应用推动数字信号处理器发展

本文从设计和应用的角度分析了数字信号处理器 (DSP)的特点 ,详细地从结构、指令集和运算单元方面阐述了DSP区别于其它处理器的特点 ;介绍了DSP的发展概况 ,从复杂指令单个乘法累加运算单元发展到复杂指令两个运算单元 ,又发展到简单指令多个运算单元 ,并指出是应用推动了DSP的飞速发展 ;最后 ,对DSP的发展作了预测 ,DSP将在多发射。

超标量微处理器研究与应用

首先介绍了超标量体系结构的基础,深入研究了超标量体系结构的基本特点和性能分析,详细地探讨了超标量体系中遇到的数据相关和结构相关的问题以及解决相关问题的Tomasulo算法及计分牌算法。在文章的最后,简单的讨论了动态转移预测和重排序缓冲机制。

DMR:兼容RISC-V架构的乱序超标量通用处理器核

DMR是由国防科技大学计算机学院自研的一款兼容RISC-V架构的乱序超标量通用处理器核,支持用户态(user-mode)、特权态(supervisor-mode)和机器态(machine-mode)三种特权级模式,兼容RV64G指令集规范,并进行了自定义向量扩展,虚存系统支持Sv39和Sv48,物理地址为44b.DMR的单周期整数流水线为12级,指令乱序发射、顺序提交,指令发射宽度为4,实现了多个分布式调度队列,每拍最多可乱序调度9条指令执行.DMR采用覆盖率驱动的多层次、多平台的功能验证方法,已经在FPGA原型系统下成功启动Linux OS,CoreMark分数为5.12MHz,在14nm工艺下主频可达到2GHz.

基于超标量处理器的高效FFT映射方法

针对超标量处理器的结构特点,研究新的映射方法,实现高效FFT运算.对现代超标量结构处理器进行建模,分析FFT算法在其上执行情况,得出内存访问是FFT算法执行的关键点.并进一步对FFT的内访问过程进行建模分析,最终实现了一种基于cache优化的高效FFT映射方法,该方法将FFT进行拆分实现,充分发挥了cache的作用,进而提高了处理性能.最后在ADI公司的TS201数字信号处理器上,以该映射方法为指导实现了基2FFT算法,实验结果显示在处理点数超出cache容量时,本映射方法可以大幅度提高处理性能.

超标量处理器中引入SMT技术的性能分析研究

同时多线程(SMT)是一种允许多个独立的线程每周期发射多条指令的技术,这种技术充分利用了可能存在的指令级并行和线程级并行,提高了有限资源的利用率。文章以西北工业大学航空微电子中心自主研发的32位超标量处理器"龙腾R2"为基础,引入SMT技术,在基本不改变内部结构大小、不增加执行功能部件、仅做一些必要修改的前提条件下进行研究。通过仿真不同的线程数和各种线程组合,进行性能分析。尽管存在制约性能提升的一些因素,引入SMT技术后依然获得了最高约50%的性能增加。

前瞻性执行超标量处理器的性能分析模型

前瞻性执行技术是一种提高超标量处理器性能的有效技术，为了分析前瞻性执行的超标量处理器的性能潜力，文中对其建立了一个性能分析模型．此分析模型由结构冲突模型、数据和控制冲突模型两部分构成，具有很好的可实现性．文中利用此模型对９个Ｂｅｎｃｈｍａｒｋ程序对不同的硬件配置进行了性能分析研究。

超标量处理器的转移预测方案研究

随着高性能超标量处理器的流水线深度和发射度的增加,为挖掘宽发射、深度流水线处理器的潜在性能,设计一个杰出的转移预测器已变得越来越重要。常规的两级转移预测器是根据局部转移历史信息或全局转移历史信息来预测转移的结果,文章给出了一种新的转移预测方案,称为LGshare,它同时使用全局和局部转移历史信息来改进超标量微处理器的转移预测准确度。当模式历史表(PHT)的大小固定时,与常规的两级预测器相比,LGshare能获得更高的转移预测准确度。

超标量与超流水线混合结构微处理器Pentium

CISC与RISC相结合、超标量与超流水线相结合的Pentium微处理器是Intel80x86系列微处理器的最新升级换代产品。本文在简要介绍其设计特色与内部单元结构的基础上，分别讨论Pentium微处理器的超标量整数处理单元、超流水线浮点处理单元、分离型Cache、指令集与指令预取等主要模块的设计原理与实际性能，并指出其应用前景。

利用超标量混合信号处理器应对嵌入式挑战

我们与电子业的关系正变得日益无缝化,这促进我们的业务效率和生产力不断提高。随着工艺、处理器和嵌入式技术的进步,我们与数字化领域的联系日益紧密。嵌入式设计人员在设计新产品时面临诸多挑战。这挑战包括时钟速度和内存访问时间并没有随着性能要求的持续提高而增加;尽管应用功能增加,但功耗预算保持不变或者下降;

基于MIPS指令集的超标量和超长指令字混合架构处理器设计

针对嵌入式和移动设备对处理器高性能低功耗日趋强烈的要求,提出一种基于MIPS指令集的顺序超标量和超长指令字混合架构处理器设计方案,便于以同构多核架构代替目前业界普遍采用的CPU与DSP异构结构,降低功耗面积,同时以VLIW模式获得较好的DSP性能。在PD(processor designer)平台下以LISA语言建立处理器的周期精度软件模拟器,通用性能和DSP性能分别由dhrystone、coremark基准测试程序及EEMBC的telecom测试程序进行验证。测试结果表明,该设计以较低的硬件开销通过混合架构获得较高的数字信号处理性能,在高性能低功耗的处理器应用场景中拥有良好的适用性。

兼容MIPS指令集的超标量微处理器ALU设计

文章介绍了一种兼容MIPS指令系统的32位超标量微处理器IP核(简称BSR03)的设计。重点讨论了其中的32位先行进位ALU的设计,以及对补码数与无符号数算术运算的溢出、进位、借位、比较等问题的处理方法。BSR03采用自顶向下的层次设计方法,用VH DL语言进行描述,用Active-H DL6.1进行仿真、验证,用synplify pro7.1进行综合,该设计符合预定的结果。

一种面向超标量处理器的高能效指令缓存路选择技术

路选择技术可以有效降低指令缓存能耗开销,但已有方法通常会由于预测错误或更新机制复杂而引入额外的取指延迟,导致整体能效性降低.本文面向典型超标量处理器的指令缓存结构,提出了一种高能效的路选择融合技术(Combining Way Selective Cache,CWS-Cache).基于对路预测和路历史技术适用条件的分析,CWS-Cache在不同的取指场景中选择使用最佳路选择策略,有效降低了指令缓存的取指能耗,并通过缩短非对齐取指组的访问延迟提升处理器性能.实验表明,CWS-Cache将拥有8路组相联指令缓存的基础处理器取指能耗降低了84.98%,性能提升了3.50%.与已有的三种方法相比,CWS-Cache能效性分别提升了15.48%,14.13%和8.76%.

用硬件描述语言设计一个简单的超标量流水线微处理器

提高微处理器的指令级并行是微处理器体系结构发展的方向,硬件描述语言描述和抽象能力强,本文论述了用硬件描述语言设计一个具有超标量流水性能的简单微处理器的设计思想及实现。

处理器值预测技术研究

当今的处理器性能与存储器带宽和延迟严重失衡的问题限制了计算系统的整体性能,而存储器的性能对制程工艺不敏感,在后摩尔时代下很难再通过集成电路制造工艺的迭代获得处理器性能收益,因此人们更多地想通过体系结构的创新获得更高性能的计算系统.处理器值预测技术是一种能在无需改变存储系统情况下有效缓解存储墙问题的解决方案,其通过预测性地打破数据真相关进而让更多的指令可以在乱序处理器中并行执行,而无需等待由于访存等操作造成的长周期指令执行.近年来,值预测在各个方面都有了实质性的进步,但现如今还没有商用处理器使用这一技术,这主要是由于值预测技术的使用还面临许多挑战:现有的处理器的流水线架构不能直接使用值预测技术;值预测所需的预测值传递机制需要额外的硬件资源开销;值预测器巨大的存储开销让其很难在片上实现;由于值预测错误时的性能惩罚大,因此预测准确率较低的值预测器会降低处理器性能.针对这些问题,本文以值预测技术为中心,围绕值预测技术相关的流水线架构、值预测器结构和错误恢复机制三个方面分别详细论述了国内外研究成果以及其对于各个问题挑战的解决策略.最后,本文对当今的处理器值预测技术进行了总结并对未来的研究方向进行了展望.

超标量微处理器研究

介绍了超标量体系结构的基础,研究了超标量体系结构的基本特点和性能分析,探讨了超标量体系中遇到的数据相关问题以及解决相关问题的Tomasulo算法.

一种高性能分簇式超标量微处理器结构

随着超标量微处理器指令发射宽度的增大,流水线中各个部件的硬件复杂度以及连线长度迅速增加,特别是当工艺线宽越来越小时,连线延迟成为阻碍处理器性能提高的瓶颈。我们提出了一种分簇式超标量处理器结构,在维持发射宽度不变的前提下能够有效降低硬件复杂度,缩短连线长度,减小延迟时间。通过对该分簇的处理器进行模拟并估算它们的物理寄存器组的延迟和面积,我们发现,对于2×4分簇结构,在寄存器组面积减少12%的同时,处理器性能至少可获得16%的提升。

超标量处理器乱序提交机制的研究与设计

针对超标量处理器中长周期执行指令延迟退休及持续译码导致的重排序缓存(ROB)阻塞问题,提出一种指令乱序提交机制。通过设计容量可配置的多缓存指令提交结构,实现存储器操作指令和ALU类型指令的分类退休,根据超标量处理器架构及性能需求对目标缓存和存储缓存容量进行参数化配置降低流水线阻塞风险,同时利用指令目的寄存器编码提交模式加快指令提交速率。实验结果表明,该机制提高了单次指令提交数量,基于该机制的超标量处理器相比传统基于ROB顺序提交机制的超标量处理器在减少硬件开销的情况下平均IPC指数提升46%,相比基于值预测、乱序退休和组提交的超标量处理器平均IPC指数增益为19%,综合性能更优。

超标量TURB052嵌入式微处理器结构设计

介绍了TURBO52的研究背景及技术路线,在保持对经典8051指令集后向兼容的前题下,通过重新进行结构设计来提高系统性能。介绍了指令流水线的结构设计,包括两路超标量结构、分支预测、动态执行和存储管理。在FPGA上运行真实控制系统应用程序测试表明,在相同工作频率下运行一系列系统软件可达经典8051的30倍以上,最高指令吞吐率每时钟周期两条指令。但由于未实现三级存储体系和数据高速缓存,工作在100 MHz以上性能的提升会受限。