选择性腐蚀Si_(1-x)Ge_x与Si制备绝缘体上超薄应变硅

基于应变硅以及绝缘体上超薄应变硅(SSOI)工艺,使用氢氟酸、硝酸和醋酸的混合溶液与质量分数为25%的四甲基氢氧化铵(TMAH)溶液选择性腐蚀Si1-xGex与Si以制备绝缘体上超薄应变硅。研究了质量分数为0.5%～5%的HF和Si1-xGex中Ge的含量对选择性腐蚀的腐蚀速度与选择比的影响,优化了选择性腐蚀工艺。采用氨水、过氧化氢和水的混合溶液处理选择性腐蚀后的Si1-xGex与Si表面,得到了高应变度、高晶体质量的超薄SSOI。采用原子力显微镜(AFM)测试腐蚀速度以及腐蚀后的表面粗糙度;使用喇曼光谱仪表征Si1-xGex以及应变硅的组分以及应变度;使用透射电子显微镜(TEM)对SSOI的晶体质量进行了表征。结果表明,超薄SSOI的表面粗糙度(RMS)为0.446 nm,顶层Si的应变度为0.91%,顶层应变硅层厚度为18 nm,且具有高的晶体质量。

22nm工艺超薄体全耗尽绝缘体上硅晶体管单粒子瞬态效应研究

利用计算机辅助设计技术数值仿真工具,研究22 nm工艺技术节点下超薄体全耗尽绝缘体上硅晶体管单粒子瞬态效应,系统地分析了掺杂地平面技术、重离子入射位置、栅功函数和衬底偏置电压对于单粒子瞬态效应的影响.模拟结果表明,掺杂地平面和量子效应对于单粒子瞬态效应影响很小,重离子入射产生大量电荷,屏蔽了初始电荷分布的差异性.单粒子瞬态效应以及收集电荷和重离子入射位置强相关,超薄体全耗尽绝缘体上硅最敏感的区域靠近漏端.当栅功函数从4.3 eV变化到4.65 eV时,单粒子瞬态电流峰值从564μA减小到509μA,收集电荷从4.57 fC减小到3.97 fC.超薄体全耗尽绝缘体上硅器件单粒子瞬态电流峰值被衬底偏置电压强烈调制,但是收集电荷却与衬底偏置电压弱相关.

超薄屏蔽层300 V SOI LDMOS抗电离辐射总剂量仿真研究

本文研究了300 V绝缘体上硅横向双扩散金属氧化物半导体场效应管在电离辐射总剂量效应下的线性电流退化机理,提出了一种具有超薄屏蔽层的抗辐射结构实现线性电流加固.超薄屏蔽层位于器件场氧化层的下方,旨在阻止P型掺杂层表面发生反型,从而截断表面电流路径,有效抑制线性电流的退化.对于横向双扩散金属氧化物半导体场效应管,漂移区上的场氧化层中引入的空穴对线性电流的退化起着主导作用.本文基于器件工艺仿真软件,研究器件在辐照前后的电学特性,对超薄屏蔽层的长度、注入能量、横向间距进行优化,给出相应的剂量窗口,在电离辐射总剂量为0—500 krad(Si)的条件下,将最大线性电流增量从传统结构的447%缩减至10%以内,且辐照前后击穿电压均维持在300 V以上.

超薄埋氧层FDSOI器件制备及其性能测试

全耗尽绝缘体上硅(FDSOI)器件具有出色的短沟道效应(SCE)控制能力等优势,是22 nm及以下的CMOS技术节点中的有力竞争者。为了研究减薄埋氧层(BOX)厚度对FDSOI器件性能和短沟道效应的影响,并进一步提高FDSOI器件的短沟道效应控制能力,制备了超薄BOX(UTB)FDSOI器件,并同时制备除BOX厚度外其余条件完全相同的145 nm厚BOX FDSOI对比器件。对制备的器件进行了电学性能测试,展示了两种器件的传输特性和转移特性曲线,并且对器件施加背栅偏压以研究其对器件性能的调制作用。测试结果显示,UTB FDSOI器件的关断电流I_(off)与145 nm厚BOX FDSOI器件相比降低了近50%,DIBL性能也得到了显著提升。此外,施加背栅偏压不仅可以更灵敏地调制FDSOI器件性能,而且可以有效地优化器件的短沟道效应。

超薄Hf_(0.5)Zr_(0.5)O_(2)铁电薄膜制备及在ETSOI器件应用研究

基于超薄铁电薄膜材料的场效应晶体管(field effect transistor,FET)是集成电路在5 nm及以下技术节点实现低功耗和高性能的技术方案之一。然而,由于铁电薄膜存在“死层”(dead layer)效应,造成超薄铁电薄膜保持足够铁电性以应用于先进技术节点器件上困难。针对超薄铁电薄膜面临的问题,本文首先探索了原子层沉积法(atomic layer deposition,ALD)制备Hf_(0.5)Zr_(0.5)O_(2)铁电薄膜的工艺,发现沉积Hf_(0.5)Zr_(0.5)O_(2)薄膜厚度与ALD生长周期呈现良好的线性关系,其生长速率约为0.136 nm·cycle^(-1)。接着对Hf_(0.5)Zr_(0.5)O_(2)薄膜的铁电性进行了表征,发现8 nm Hf_(0.5)Zr_(0.5)O_(2)薄膜比4 nm和10 nm薄膜具有更大的晶粒和更强的铁电性,并且通过横向对比发现4 nm的Hf_(0.5)Zr_(0.5)O_(2)薄膜依然具有较好的铁电性(2P_(r)=9.3μC·cm^(-2))。最后,将4 nm Hf_(0.5)Zr_(0.5)O_(2)薄膜材料集成到n型超薄绝缘体上硅(extra-thin silicon on insulator,ETSOI)器件中,实现室温下的亚阈值摆幅(sub-threshold slop,SS)达到57.4 mV·dec^(-1),突破了玻尔兹曼限制(60 mV·dec^(-1)),为超薄Hf_(0.5)Zr_(0.5)O_(2)铁电薄膜材料以及负电容ETSOI器件研究和应用提供重要的技术基础。

关键工艺参数对高压SOI LDMOS击穿特性的影响研究

本文基于顶层硅膜厚度为3μm的SOI衬底,设计了一种超薄硅层线性变掺杂漂移区结构的LDMOS晶体管,通过优化漂移区的工艺参数,显著改善了器件的表面电场分布,降低了漂移区两端的电场峰值,提高了横向耐压能力;通过形成超薄硅层漂移区提高了埋氧层处SiO_(2)与Si的临界击穿场强比,提升了器件的纵向耐压能力.采用分区掺杂的方式一次注入后高温扩散以形成漂移区线性分布,简化了工艺流程,对漂移区注入窗口进行了优化设计,实现了较好的漂移区浓度线性分布,通过先刻蚀再氧化的方式对漂移区进行减薄,降低了工艺要求.本文围绕关键工艺参数对器件击穿特性的影响进行了理论与仿真研究,对影响器件击穿电压的关键工艺参数进行了分析讨论,通过TCAD软件对器件工艺流程及特性参数进行了仿真分析,获得了优化的工艺条件.与同类高压器件相比,采用本文工艺结构的器件具有1036 V的高击穿电压,阈值电压为1.3 V,比导通电阻为291.9 mΩ·cm^(2).本文提出的器件所采用的SOI硅层厚度为3μm,易于与纵向NPN、高压CMOS器件兼容,为SOI高压BCD工艺集成的研究提供了参考.

FDSOI的技术特点与发展现状

全耗尽绝缘体上硅(fully depleted silicon on insulator,FDSOI)晶体管,是一种在28 nm节点以下,有效解决短沟道效应(short channel effect,SCE)的技术方案。在器件性能上,FDSOI具备背偏压调制、低漏电、抗辐照、高截止频率等特点;在制造工艺上,FDSOI具有超薄顶层硅、埋氧层、翻转阱和抬升源漏等特殊模块;在应用终端上,FDSOI技术适合于当下新兴市场对于低功耗、射频通信以及低成本的需求。目前国外知名研发机构和企业,例如法国LETI、Soitec、STMicroelectronics、Global Foundries和IBM等,已经围绕以上课题开展了较多研究。对以上方面作了综述和分析,最后指出FDSOI技术是未来新兴应用市场的重要方向。

膜混合集成电路、MOS集成电路

Y2000-62422-86 0103719全耗尽绝缘体上硅技术比例生成0.13μm 1.2～1VCMOS 电路=Scability of fully-depleted SOI technologyinto 0.13μm 1.2V～1V CMOS generation[会,英]/Raynaud,C.& Faynot,O.//1999 IEEE InternationalSOI Conference Proceedings.—86～87(EC)Y2000-62422-88 0103720用于超薄(35nm)绝缘体上硅0.18μm CMOS 电路的硅化物=Advanced silicide for sub-0.18μm CMOS on Ul-tra-thin(35nm)SOI[会,英]/Ren,L.P.& Cheng,Bth.//1999 IEEE International SOI Conference Proceed-ings.—88～89(EC)