记发器信令系统软硬件架构设计改进

为提高传统PSTN电话系统的兼容性及适应性,1号信令系统中的记发器信令部分需要改进硬件电路板相应设计架构,并且针对硬件电路重新设计软件架构。该文针对多路记发器信令接续的需要,设计基于DSP+ARM+FPGA的强大性能硬件架构,并提出记发器信令底层部分的软件设计思路及解决方法。