一种用于高性能FPGA的多电平标准I/O电路

为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、大吞吐量的数据传输需求,设计了一种用于高性能FPGA的多电平标准I/O电路,输入信号范围为0~2.5 V,单个差分对I/O电路的最高数据传输速率为1.25 Gbit/s。在输入缓冲器中,通过互补自偏置的折叠式放大器和施密特触发器的设计,实现了对单端输入信号、半差分输入信号和全差分输入信号等多种电平标准的兼容。在输出缓冲器中,支持多种驱动电流的输出,并且可设置输出的翻转率,降低了同步开关输出可能引起的噪声。低电压差分信号驱动器采用了预加重电流技术,提高了信号的质量。该I/O电路同时集成了数控阻抗电路,可以实时地精确匹配传输线的阻抗特性,提高了信号的完整性。仿真和实测结果表明,该支持多电平标准的I/O电路能够为高性能FPGA提供灵活、可靠的高速数据传输功能。

基于FPGA的RAID控制卡实现及仿真研究

首先介绍了基于FPGA的一种RAID控制卡的原理及系统设计、印刷电路板(PCB)的具体实现。由于板卡运行在66MHz总线时钟之上,必须考虑高频下电路的性能及电路的信号完整性等,因而在PCB设计阶段对电路的仿真显得尤为重要。还将介绍基于IB IS模型的信号完整性仿真分析,并利用信号噪声分析软件(Hy-perlynx)对高速电路设计中的PCB布局布线、匹配电阻设计和并行线串扰分析进行深入研究。根据仿真分析结果调整原设计,从而提高了信号质量,减少开发成本。

基于IBIS模型的信号完整性仿真分析

介绍了基于IBIS模型的信号完整性仿真分析的概念及其流程,并通过IBIS仿真分析了某型导弹安全控制器电路板信号完整性,该电路板由数据前端处理和数据输出、数据处理器件、数据转换和缓存组成,适用于大型电路仿真,特别是对高速振铃和串扰进行精确的仿真,说明IBIS模型在电路板仿真分析中具有重要意义。