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一种基于时序的加/减法器组优化方法
1
作者
胡平科
余建德
《电脑知识与技术》
2017年第6X期221-222,共2页
针对现场可编程门阵列(Field Programmable Gate Array,FPGA)电路模块中混合加/减法器组的时序优化问题,本文提出了一种在寄存器传输级(Register-Transfer-Level,RTL)综合优化阶段考虑加/减法器的输入端口数据位时延的正负矩阵优化方法...
针对现场可编程门阵列(Field Programmable Gate Array,FPGA)电路模块中混合加/减法器组的时序优化问题,本文提出了一种在寄存器传输级(Register-Transfer-Level,RTL)综合优化阶段考虑加/减法器的输入端口数据位时延的正负矩阵优化方法,有效地利用了FPGA芯片中的进位链结构。在FPGA公司软件工具平台上的算法实现和芯片测试结果显示,这种正负矩阵优化方法相比于传统方法取得了很好的时序优化效果。
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关键词
混合加/减法器组
RTL综合
输入端口数据位时延
正负矩阵
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职称材料
题名
一种基于时序的加/减法器组优化方法
1
作者
胡平科
余建德
机构
东华大学计算机科学与技术学院
上海安路信息科技有限公司
出处
《电脑知识与技术》
2017年第6X期221-222,共2页
文摘
针对现场可编程门阵列(Field Programmable Gate Array,FPGA)电路模块中混合加/减法器组的时序优化问题,本文提出了一种在寄存器传输级(Register-Transfer-Level,RTL)综合优化阶段考虑加/减法器的输入端口数据位时延的正负矩阵优化方法,有效地利用了FPGA芯片中的进位链结构。在FPGA公司软件工具平台上的算法实现和芯片测试结果显示,这种正负矩阵优化方法相比于传统方法取得了很好的时序优化效果。
关键词
混合加/减法器组
RTL综合
输入端口数据位时延
正负矩阵
分类号
TP332.21 [自动化与计算机技术—计算机系统结构]
下载PDF
职称材料
题名
作者
出处
发文年
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1
一种基于时序的加/减法器组优化方法
胡平科
余建德
《电脑知识与技术》
2017
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