一种改进运放共享结构的11位流水线ADC设计

对流水线模数转换器(ADC)的运放共享结构进行了改进,设计了一款应用于超高频RFID系统的11位100 MS/s采样率的流水线ADC.该ADC将采样保持电路和第一级余量增益电路共享同一个运算放大器,从而提高运算放大器的电流效率,进而减小功耗.运算放大器采用两对差分输入一对差分输出的、带增益自举的直筒式结构.通过使用对称栅压自举开关,减小了连接虚地的开关,流过大电流时,注入电荷的失配.采用此运放共享思路设计的11位流水线ADC,在奈奎斯特采样时,有效位数是10.6bit,SFDR为71.2dB,SNDR为65.5dB,功耗为52mW.

用于时间延迟积分型图像传感器的流水采样列级运放共享累加器

提出了一种适用于TDI-CIS(时间延迟积分CMOS图像传感器)的模拟域流水采样列级运放共享累加器结构。提出的这种模拟累加器结构应用流水采样结构在不改变运放速率的前提下,将累加器的速率提升为传统累加器的2倍;采用积分电容列运放共享技术将n级TDI-CIS所需的运放个数减少至采用传统累加器所需个数的1/n。分析了流水采样累加器结构的原理以及输出噪声。使用标准0.18μm CMOS工艺进行了电路设计。仿真结果显示,提出的模拟累加器结构功耗为0.29m W,采样率为2 Msample/s。结果表明流水采样列级运放共享累加器结构在保持低电路面积和功耗的同时,可将TDI-CIS最大可达到的行频增加一倍,更适于高速扫描的应用环境。

运放和比较器共享的双通道Sigma-Delta调制器

提出了一个低功耗的双通道Sigma-Delta调制器,利用运放和比较器共享的技术,实现了功耗的减半。相比于普通的运放共享技术,本文提出的方法消除了通道间的串扰。根据分析,前馈结构的双通道调制器可以使用普通的运放共享技术,而没有通道间串扰的问题。仿真结果验证了这些分析。

应用于CMOS图像传感器的低功耗DPGA设计

提出了一种应用于CMOS图像传感器中的低功耗线性步进数字可编程增益放大器(DPGA).通过结合运放共享技术与动态偏置技术,使用单个运放实现两级流水线型DPGA的增益控制,其运放偏置电流受输出摆动幅度的控制,并且增益带宽积需求也根据两级共享的要求进行了优化,从而在电路结构和电路设计两方面降低了整体功耗.采用Chartered 1P6,M 0.18,μm工艺对电路进行了设计和仿真,仿真结果表明,所提出的DPGA可以在0～24,dB增益区间进行256级增益控制.在5,MHz采样速度和3.3,V电源电压下,可实现12位采样精度而功耗仅为1.1,mW,满足低功耗CMOS图像传感器系统的需求.

12位200MS/s交织A/D转换器设计

介绍了一个面向3G/4GLTE通信及雷达等应用的12位200MS/s的高速低功耗A/D转换器(ADC)。采用交织运放共享技术,可节省功耗,同时减小不同通道之间的增益失配、失调失配和带宽失配,提高ADC的性能。为了提高ADC的高频性能并避免时钟采样偏差带来的两路通道失配问题,采用一个工作在200 MS/s采样频率的统一的采样保持电路。芯片采用HJTC0.18μm 1P6MCMOS的工艺制造,核心电路面积为1.6×4(mm2),电源电压2.0V。流片测试结果表明,在4.9MHz的输入频率下,无杂散动态范围(SFDR)为83.1dB,信号噪声失真比(SNDR)为59.6dB,模拟核心电流为120mA,FOM1和FOM2值仅为0.08pJ/step和1.25pJ/step。

一种12位100 MS/s流水线ADC的设计

设计了一种12位100 MS/s流水线型模数转换器。采用3.5位/级的无采保前端和运放共享技术以降低功耗;采用首级多位数的结构以降低后级电路的输入参考噪声。采用一种改进型的双输入带电流开关的运放结构,以解决传统运放共享结构所引起的记忆效应和级间串扰问题。在TSMC 90nm工艺下,采用Cadence Spectre进行仿真验证,当采样时钟频率为100 MS/s,输入信号频率为9.277 34MHz时,信干噪比(SNDR)为71.58dB,无杂散动态范围(SFDR)为86.32dB,电路整体功耗为220.8mW。

一种双采样1.2V 7位125MS/s流水线ADC的设计

为了满足片上系统对模数转换器的低功耗和高性能的要求,设计并实现了一种1.2V7位125MS/s双采样流水线模数转换器.该模数转换器采用了一种新的运算放大器共享技术以及相应的时序关系,从而消除了采样时序失配问题,并减小了整个模数转换器的功耗和面积.该模数转换器采用0.13μm CMOS工艺实现,测试结果表明,该模数转换器的最大信噪失真比为43.38dB,有效位数为6.8位.在电源电压为1.2V、采样速率为125MS/s时,该模数转换器的功耗仅为10.8mW.

一种低功耗12位30MHz流水线A／D转换器

设计了一种12位30 MHz 1.8 V流水线结构A/D转换器,该A/D转换器采用相邻级运算放大器共享技术和逐级电容缩减技术,其优点是可以大大减小芯片的功耗和面积。电路采用级联一个高性能前置采样保持单元和五个运放共享的1.5位/级MDAC,并采用栅压自举开关和动态比较器来降低功耗。结果显示,该ADC能够工作在欠采样情况下,有效输入带宽达到50 MHz。在输入频率达到奈奎斯特频率范围内,整个ADC的有效位数始终高于10.4位。电路使用TSMC0.18μm 1P6M CMOS工艺,在30 MHz全速采样频率下,电路功耗仅为68 mW。

14位100MSPS流水线ADC的低功耗设计

为实现14位100MSPS流水线模数转换器(ADC)的低功耗设计,提出了一种新型的运放和电容共享技术。该技术将流水线ADC的前端采样保持电路(SHC)并入第一流水线级,并在后面的流水线级中相邻两级使用运放共享技术,消除了常规的运放和电容共享技术所存在的需要额外置零状态和引入的额外开关影响运放建立时间的缺点。芯片采用TSMC 0.18μm互补型金属氧化物半导体(CMOS)混合信号工艺,仿真结果表明,在100MSPS采样率和10MHz输入信号频率下,ADC可达到77.6dB的信号噪声失调比(SNDR),87.3dB的无杂散动态范围(SFDR),±0.4LSB的微分非线性(DNL),±1LSB的积分非线性(INL),0.56pJ/conv的品质因数(FOM),在3.3V供电情况下功耗为350mW。

10位100MSPS 70mW双通道交织流水线A/D转换器

设计了应用于3G无线通信中频接收机的10位100 MSPS双通道交织流水线A/D转换器,采用0.18μm CMOS工艺流片。电路工作电压为3.3 V,核心部分功耗不超过70mW。为了减小A/D转换器的功耗,采用两路并行交织结构,并在两个通道间进行运放共享。运放采用套筒式结构,以进一步节省功耗。对于交织结构,如何保证线性度是设计的关键。线性度主要受直流失调失配、增益失配及采样时间失配的限制。分别采用共享运放、提高每个通道的精度,以及全局被动采样(Global Passive Sampling),减小这些失配的影响。除通道间失配外,还分析了传统双采样电路中的输出开关电荷注入以及断开开关电容串扰对线性度的影响。为了保证A/D转换器的线性度,通过修改时序,消除了以上开关的非理想因素。后仿真结果表明,在100 MSPS采样率下,输入信号带宽为47.6 MHz;最差工艺角(ss,120℃)下,杂散无失真动态范围(SFDR)大于70 dB,信杂比(SNDR)大于60 dB。

一种0.2mm^2 10位50MS/s流水线型模数转换器

设计了一款适用于无线通讯系统的3.3V,10位50 MS/s流水线型模数转换器。减小面积和功耗是设计的核心。通过运放共享技术,减小了芯片功耗和面积;使用耗尽型MOS管改进的CMOS开关替代栅压自举开关,节省了开关面积;采用薄栅器件作为主运放的输入管,提高了运放带宽,减小了运放的面积和功耗;采用耗尽型MOS管设计辅助运放,减小了辅助运放的功耗。基于华虹NEC 0.13μm 1P6M CMOS工艺,ADC核心版图面积仅为0.2mm2,功耗为45mW;在50 MHz采样频率,11 MHz输入信号下,SFDR达78dB,SNDR达60.7dB,有效位数为9.8位。

一种消除电路“记忆效应”的数字域校正算法

基于"运放共享"电路工作原理,研究了流水线A/D转换器的MDAC模块因采用"运放共享"结构引入的"记忆效应";搭建实际电路,测试出"记忆效应"因子;采用Matlab,仿真了此效应对12位100 MHz流水线A/D转换器各项指标的影响。提出了一种基于FIR数字滤波器的校正算法,在数字域校正模拟电路中由于电容的非理想因素导致的误差。输入为1 MHz正弦波信号时,仿真结果表明,经过数字后台校正后,SFDR为91 dB,SNR为71 dB,流水线A/D转换器系统的指标有了大幅度的提升。

12bit 10MS/s流水线结构模数转换器

介绍了12 bit,10 MS/s流水线结构的模数转换器IP核设计。为了实现低功耗,在采样电容和运放逐级缩减的基础上,电路设计中还采用了没有传统前端采样保持放大器的第一级流水线结构,并且采用了运放共享技术。瞬态噪声的仿真结果表明,在10 MHz采样率和295 kHz输入信号频率下,由该方法设计的ADC可以达到92.56 dB的无杂散动态范围,72.97 dB的信号噪声失调比,相当于11.83个有效位数,并且在5 V供电电压下的功耗仅为44.5 mW。

一种低功耗14位10MS/s流水线A/D转换器

基于0.6μm BiCMOS工艺,设计了一个低功耗14位10MS/s流水线A/D转换器.采用了去除前端采样保持电路、共享相邻级间的运放、逐级递减和设计高性能低功耗运算放大器等一系列低功耗技术来降低ADC的功耗.为了减小前端采样保持电路去除后引入的孔径误差,采用一种简单的RC时间常数匹配方法.仿真结果表明,当采样频率为10MHz,输入信号为102.5kHz,电源电压为5V时,ADC的信噪失真比(SNDR)、无杂散谐波范围(SFDR)、有效位数(ENOB)和功耗分别为80.17dB、87.94dB、13.02位和55mW.

基于0.13μm CMOS工艺的14位50MS/s流水线ADC

设计并实现了一种14位50 MS/s流水线ADC。采用无采保放大器的前端电路和运放共享技术,在达到速度及精度要求的同时降低了功耗。该流水线ADC采用0.13μm标准CMOS工艺实现,芯片尺寸为2.7mm×2.1mm。在电源电压为1.2V、采样速率为50 MS/s、模拟输入信号频率为28 MHz的条件下进行测试。结果表明,该ADC的功耗为91.2mW,SFDR为82.39dBFS,SNR为72.45dBFS,SNDR为71.13dB,ENOB为11.52bit,THD为-81.28dBc,DNL在±1LSB以内,INL在±3LSB以内,品质因子FOM为0.62pJ/step。

用于WLAN接收机的流水线A/D转换器设计

为一款支持802.11a/b/g协议的WLAN芯片设计了接收机内部的流水线A/D转换器。采用运放共享技术,减少了一半的运算放大器,节省了芯片面积,并降低了功耗。该A/D转换器采样速率为40 MHz,设计精度为10位,使用HJTC 0.18μm 1P6M CMOS工艺流片并测试成功,当输入频率为1 MHz、无杂散动态范围为61.43 dB的正弦信号时,测得输出数字信号的无杂散动态范围为58.6 dB,信号与噪声谐波失真比为52.87 dB,有效位数为8.49位。

一种10位200 MHz流水线模数转换器的设计

提出了一种10位200MHz高速流水线型模数转换器。该转换器共有9级,其中1到8级采用1.5位每级结构,最后一级采用2位闪速型模数转换器结构。设计中使用带增益自举的套筒式共源共栅运放,可同时获得高增益和大带宽,并通过运放共享技术提高工作速度。采用改进的数字校正算法,将运算分配到数字码的延迟步骤中,减少运算时间。仿真结果显示,在192MHz的采样速度下,模数转换器的有效位为8.9,SNR为58.3dB,SFDR为62.8dB,其他动态和静态特性也达到了较好的指标。

一种10位160 kS/s的循环型模数转换器

提出了一种应用于图像传感器的10位160kS/s的循环型模数转换器(ADC)。采用1.5位的流水线ADC结构,经过10次循环后,得到10位数字码输出。采用输入端自级联结构的两级运算放大器,提高了运放的增益。采用运放共享技术,实现单转双电路与ADC运放共享,降低了面积和功耗,实现了电平平移。基于0.13μm CMOS工艺,在3.3V电源电压和160kHz采样速率下对ADC进行仿真。后仿真结果表明,该ADC的有效位数为9.45位,SNR为59.1dB,SFDR为61.26dB,DNL为±0.625LSB,INL为±1.5LSB。

10bit 60Msps 15mW流水线ADC的设计

给出了一个SMIC0.13μm CMOS工艺的10bit/60 MHz流水线ADC的设计方法。该电路去掉了采样保持电路,同时引入运放分享技术,从而大大降低了功耗。仿真结果显示,在60 MHz时钟采样时,其ENOB为9.67bit,SFDR为75.2dB。

低功耗10位100MHz流水线A/D转换器设计

介绍了一个10位100 MHz,1.8 V的流水线结构模/数转换器(ADC),该ADC运用相邻级运算放大器共享技术和逐级电容缩减技术,可以大大减小芯片的功耗和面积。电路采用级联1个高性能前置采样保持单元和4个运放共享的1.5位/级MDAC,并采用栅压自举开关和动态比较器来缩减功耗。结果显示,在输入频率达到奈奎斯特频率范围内,整个ADC的有效位数始终高于9位。电路使用TSMC 0.18μm 1P6 M CMOS工艺,在100 MHz的采样频率下,功耗仅为45 mW。