一款400μm^(2)用于极短距离接收机具有中频补偿的56 Gb/s PAM4反相器型连续时间线性均衡器

高速极短距离有线数据接口是芯粒间互连的重要技术方案。传统的基于电流模逻辑的连续时间线性均衡器由于高电源电压和无源器件的使用已经无法满足芯粒间数据接口高密度、小型化、低功耗的需求。针对该问题,本文提出了一种带中频补偿的反相器型连续时间线性均衡器,可在极短距离应用中传输28 Gb/s非归零信号以及56 Gb/s四电平脉冲幅度调制信号。本设计采用28 nm CMOS工艺实现,核心面积仅为400μm^(2)。经过-9.4 dB@14 GHz的极短距离信道后,基于版图的仿真结果表明,所提出的连续时间线性均衡器使28 Gbaud的非归零信号与四电平脉冲幅度调制信号眼宽分别提升0.14 UI与0.41 UI,眼高提升328 mV与119 mV,56 Gb/s四电平脉冲幅度调制信号工况下功耗为6.12 mW。

采用自适应连续时间线性均衡器和判决反馈均衡器算法的一种16 Gbit/s并转串/串转并接口

该文在体硅CMOS工艺下设计了一种16 Gbit/s并转串/串转并接口(SerDes)芯片,该SerDes由4个通道(lanes)和2个锁相环(PLLs)组成。在接收器模拟前端(AFE)采用负阻抗结构连续时间线性均衡器(CTLE),得到22.9 dB高频增益,利用5-tap判决反馈均衡器(DFE)进一步对信号码间干扰(ISI)做补偿,其中tap1做展开预计算处理,得到充足的时序约束条件。采用最小均方根(LMS)算法自适应控制CTLE和DFE的补偿系数来对抗工艺、电源和温度波动带来的影响。测试结果表明,芯片工作在16 Gbit/s时,总功耗为615 mW。发射器输出信号眼高为143 mV,眼宽43.8 ps(0.7UI),接收器抖动容忍指标在各频点均满足PCIe4.0协议要求,工作温度覆盖–55℃~125℃,电源电压覆盖0.9 V±10%,误码率小于1E-12。

基于28 nm工艺的斜率检测自适应连续时间线性均衡器设计

为解决传统零极点固定的连续时间线性均衡器(CTLE)只能针对特定信道均衡的问题,在TSMC 28 nm CMOS工艺下,设计了一个可工作在28 Gbps数据速率下的自适应CTLE均衡器。该CTLE通过斜率检测技术来比较均衡输出信号与理想信号的斜率,从而生成控制信号去自动调节CTLE的零极点位置,以便适应不同的信道,进而达到自适应均衡的目的。仿真结果表明,在28 Gbps的数据速率下更换不同损耗的信道,该自适应CTLE均能起到显著的均衡效果,均衡补偿范围可达1~14 dB。经过自适应均衡后眼图的水平张开度均达到了0.9个码元间隔(UI)以上。

基于65 nm工艺的双模自适应连续时间线性均衡器设计

描述了一种双模自适应连续时间线性均衡器(CTLE)的结构和电路设计。提出了一种结合HF-Boost、DC-Degeneration模式的双模CTLE,在5 Gb/s数据速率下提供最大的14 dB信道损耗补偿能力。该CTLE能够手动调节,也能进行基于二维眼图监视器算法的完全自适应调节。给出了均衡器电路的晶体管级设计和自适应算法引擎的模块级设计,并给出了仿真和测试结果。芯片采用65 nm高性能CMOS工艺制作,低剖面四边形平面封装。

采用负电容结构的新型CTLE均衡器设计

随着数据传输的速率不断提高,信道对数据的损耗愈发严重,采用传统的连续时间线性均衡器(CTLE)对信号的均衡补偿已无法抵消信道对信号的严重衰减。为了更好地补偿衰减,对传统的CTLE均衡器做了进一步的改进,提出了基于负电容的新型CTLE。在传统的CTLE基础上,使用两个交叉耦合的MOS管构成负电容,将其叠加在传统一级CTLE的输出端,形成二级结构,可以增加高频增益和实现更大的带宽,以便更好地补偿信道的衰减。仿真结果显示,在25 Gibit/s的数据传输速率下,负电容结构的均衡器具有良好的补偿能力,经过均衡后,眼图的水平张开度达到了0.9个码元间隔(UI)以上,采用负电容结构的新型CTLE,对于提升整体传输数据速率具有重要意义。

基于高速信号传输系统的新型CTLE均衡器

随着航空电子系统模块化、集成化的程度越来越高,采用ARINC818协议使新一代航空电子系统能够高速、实时地传输大容量数字视频信息,其对传输的信号质量要求更高。基于ARINC818协议的高速信号传输系统,设计了新型连续时间线性均衡器(CTLE)。在传统CTLE的基础上,将折叠式共源共栅型拓扑结构叠加在传统一级CTLE的输出端,形成二级结构,可以增加高频增益,达到信道补偿的目的。仿真结果显示在2.125 Gibit/s的速率下,二级均衡器结构有良好的补偿能力,均衡后的眼图水平张开度达到0.87UI。

一个用于背板通信的24Gb/s高速自适应组合均衡器

本文介绍了应用于背板通信系统中均衡器的设计与实现.该均衡器采用连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)和2抽头判决反馈均衡器(Decision Feedback Equalizer,DFE)的组合结构来消除信道码间干扰中的前标分量和后标分量.在设计中,CTLE采用双路均衡器结构补偿信道不同频率的损耗,减小了电路的面积和功耗;DFE采用半速率预处理结构来缓解传统DFE结构中关键反馈路径的时序限制,并采用模拟最小均方(Least Mean Square,LMS)算法电路控制DFE系数的自适应.电路采用IBM 0.13μm Bi CMOS工艺设计并实现,测试结果表明对于经过18英寸背板后眼图完全闭合的24Gb/s的信号,均衡后的眼图水平张开度达到了0.81UI.整个均衡器芯片包括焊盘在内的芯片面积为0.78×0.8mm^2,在3.3V的电源电压下,功耗为624m W.

一种面向112 Gb/s PAM4接收机的自适应均衡设计方案

提出了一种适用于超短距离(Very Short Reach,VSR)信道、面向112 Gb/s PAM4(Pulse Amplitude Modulation 4)接收机的自适应均衡设计方案。在该方案中,接收机前端利用3个连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)对信号分别在高频、中频和低频进行补偿,可变增益放大器(Variable Gain Amplifier,VGA)和饱和放大器(Saturation Amplifier,SatAmp)则用于对信号幅值的缩放。除了3个数据采样器外,引入4个辅助采样器用于进一步改善阈值自适应算法性能。同时,采用符号最小均方算法,利用接收端数据采样器和辅助采样器之间的偏移推动辅助参考电压收敛到信号星座电平,从而确保PAM4接收信号的眼图在垂直方向上3个眼睛具有相等的间隔和恒定的信噪比(Signal-to-Noise Ratio,SNR)。仿真结果表明,所提出的112 Gb/s PAM4接收机能够在损耗为15 dB的信道上实现小于10~(-12)的误码率,并且具有良好的眼图性能,其最差眼高为75 mV,眼宽为0.34 UI(Unit Interval),与传统方案相比具有显著的性能提升。

一种多级可调的改进型CTLE均衡电路

针对高速串行链路中信号频率补偿的过均衡及欠均衡问题,基于TSMC 0.11μm CMOS工艺设计了一种增益带宽可调的改进型均衡器电路。该均衡器采用以有源电感为负载的二级放大器结构,有效补偿高频损耗的同时,减小了面积和功耗,并与三级Boost电路进行级联,实现对不同衰减信道的补偿,提高数据的完整性以及后级采样的准确性,进一步改善了均衡效果。仿真实验结果表明,所设计的线性均衡器低频增益在6.26~24.2 dB范围内8级可调,1.5~2 GHz内高频增益在28.9~40.2 dB范围内32级可调,电路整体版图面积仅为463μm×230μm。

一款基于码型检测SS-LMS算法的自适应均衡接收器

本文提出了一种新型的基于码型检测SS-LMS算法的自适应均衡接收器,所采用的7抽头判决反馈均衡器(DFE)和连续时间线性均衡器(CTLE)组合设计,可以有效消除信道传输中码间干扰的短距离后标分量,以及长拖尾后标分量和前标分量;同时,改进设计的基于码型检测SS-LMS算法,使均衡器可以动态补偿多种信道损耗,具有更快速稳定的收敛特性.本文所设计实现的自适应均衡接收器,采用TSMC28nmCMOS工艺完成了芯片的设计和流片,流片的测试结果表明,在12.5Gb/s的传输速率下,接收器可以最大补偿-25dB的半波特率通道衰减,均衡器系数在接收2×105 UI数据内收敛,收敛后接收误码率(BER)可以低于10^-12.

一种用于背板传输的6.25 Gbps均衡和预加重电路设计

利用0.35μm SiGe BICMOS工艺,设计了一种接收均衡和发送预加重电路。均衡部分采用2级级联的连续时间线性均衡器,补偿由于传输通道损耗带入的信号高频分量衰减。预加重部分采用了一种新型的开关电容式,电流注入结构进行比特位预加重,对高频信号进行预补偿,以降低由于信道衰减造成的ISI。测试结果显示该电路速率范围可达DC^6.25Gbps,均衡器最大可补偿-14dB@3.125GHz的信号衰减,驱动器输出预加重比例为6dB。

一种基于40 nm CMOS工艺的25 Gb/s新型CTLE电路

为了解决传统连续时间线性均衡器(CTLE)均衡能力较差的问题,提出了一种基于40 nm互补金属氧化物半导体(CMOS)工艺的25 Gb/s新型CTLE电路,该电路采用并联电感峰化、负电容零点补偿和输出缓冲技术。介绍了并联电感峰化及无源器件对CTLE频率特性的影响,最后对新型CTLE电路进行了仿真。仿真结果表明:在数据传输速率为25 Gb/s时,该CTLE电路均衡后的-3 dB带宽从8.5 GHz拓展到21.3 GHz;输出信号眼图的差分电压峰峰值为410 mV,功耗为8.62 mW;整体电路版图面积为667μm×717μm,具备功耗低和面积小的特点。

基于TAS-TIS结构和前馈路径的两级CTLE的设计

在高速接口电路中,接收机通常采用连续时间线性均衡器(Continuous-Time Linear Equalizer,CTLE)消除符号间干扰(Inter-Symbol Interference,ISI)对信号传输的影响。为提高CTLE电路的高频增益和减少芯片面积,基于UMC(United Microelectronics Corporation)28 nm工艺,设计了一款最大速率为50 Gbps的CTLE电路,其主体电路由跨导级联跨阻抗(Trans-Admittance Trans-impedance,TAS-TIS)结构和前馈路径的两级CTLE电路构成。在传统CTLE的基础上,使用有源电感做负载,以反相器为基础构建跨阻放大器和在输入管增加前馈通路等方式,有效地扩展了电路的工作频率。仿真结果显示,均衡后40 Gbps PAM4(4-Level Pulse Amplitude Modulation)信号、50 Gbps PAM4信号和28 Gbps NRZ(Non Return Zero Code)信号的眼图眼宽分别达到了0.68,0.5,0.92个码元间隔(UI),可满足后级电路对于输入信号的要求,对提升整体传输数据速率具有重要的意义。

14Gb/s高速串行接口发送端电路设计

介绍了一种采用SMIC 65nm CMOS LL工艺、工作在14Gb/s的高速串行接口发送端电路。该电路主要由多路复用器、时钟分布电路和连续时间线性均衡器组成。低速复用器由数字电路构成,节约了功耗;高速复用器采用电流型逻辑电路结构,提高了工作速度。线性均衡器具有较高工作频率和较低功耗,并能够提供适当的高频补偿。重点分析了数据和时钟信号之间的时序问题,并使用改进的时钟链路,保证电路在工艺、电源电压和温度变化时能正常工作。仿真中引入焊盘、键合线及PCB走线模型,模拟电路的实际工作情况。仿真结果显示,发送端电路能工作于14Gb/s;在1.2V电源电压下,功耗为80mW;当输出信号经过10cm的RLGC传输线后,50Ω负载上接收到的信号眼高为427mV,抖动为4ps。

40 Gb/s高速串行接口接收机模拟前端电路设计

在高速接口电路中,信道对发射信号的高频分量产生很大衰减,造成接收信号产生符号间干扰(Inter Symbol Interference,ISI),接收机需要使用均衡技术来消除干扰.对于不同的衰减信道,不仅仅奈奎斯特频率处的衰减幅值不同,在奈奎斯特频率前的衰减幅频曲线也是不同的,增大均衡的调节范围可以让补偿与信道衰减更匹配.本文设计了一款用于4电平脉冲幅度调制(4-level Pulse Amplitude Modulation,PAM4)、工作在40 Gbps的接收机模拟前端(Analog Front End,AFE).该前端由连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)、可变增益放大器(Variable Gain Amplifier,VGA)和缓冲器(Buffer)组成.CTLE采用负反馈电阻电容和电感峰化技术,10 GHz处的增益在6.01 dB至12.46 dB范围内16级可调;VGA采用电流并联的方式对等效跨导进行控制,低频增益在-4.53 dB至5.75 dB范围内16级可调,-3 dB带宽为17.6 GHz;Buffer采用类似CTLE的扩频技术,-3 dB带宽达到25 GHz.整体电路在10 GHz的均衡范围为5.98 dB至11.85 dB.AFE使用65nm CMOS工艺,电源电压为1 V,功耗为15.94 mW,版图核心面积为900μm*300μm.

一种基于40 nm CMOS工艺的40 Gbit/s低噪声跨阻放大器

采用40 nm CMOS工艺,设计了一个工作在40 Gbit/s数据速率的高速低噪声跨阻放大器(TIA)。为了同时兼顾噪声和带宽性能,创造性提出了一种多级串联跨阻放大器结构。输入级采用基于反相器结构的伪差分跨阻放大器,通过增加反馈电阻来减小输入电流噪声,第二级的前向运放用来抑制后级均衡器的噪声,第三级用连续时间线性均衡器(CTLE)对前级不足的带宽进行补偿,后面的三级限幅放大器(LA)对电压信号进一步放大。限幅放大器利用并联电感峰化技术和负跨导技术来提高带宽和增益。最终,信号由输出驱动器(OD)输出到片外,输出驱动器采用T-COIL技术。仿真结果表明,整条链路可以实现84 dBΩ和63 dBΩ的跨阻增益,带宽分别为31 GHz和34 GHz,输入电流积分噪声(rms)为1.75μA。