一种10MHz带宽70dB动态范围连续时间Sigma-Delta调制器

介绍了4阶反馈型连续时间Sigma-Delta调制器从顶层到底层的详细设计过程。采用数字置乱技术,降低失配对输出杂散的影响,使失配产生的谐波被转换为噪声,并被移出通带外。将谐振腔内嵌于调制器环路中,以改善带内信噪比。采用三级前馈型放大器,调制器具备更高的能效。该调制器基于65 nm CMOS工艺设计并流片。测试结果表明,在时钟频率为614.4 MHz、信号带宽为10 MHz时,调制器的SNDR为70.1 dB,动态范围达70 dB。功耗为77 mW。该调制器芯片的内核面积为4.50 mm^2。

一种0.13μm-200MHz高速连续时间Sigma-Delta调制器设计

本文在SMIC 130nm CMOS工艺条件下设计一种高速连续时间Sigma-Delta调制器.该调制器采用了单环3阶一位量化正反馈结构,在采样时钟为128 MHz和过采样率为32的条件下,通过spectre和Matlab仿真验证.该调制器达到了2MHz的信号带宽和75dB的动态范围,在1.2V电源电压下其总功耗为20mW.

基于连续时间Sigma-delta调制器的超声成像系统

通过对基于Sigma-delta ADC的超声成像系统的研究,我们提出了基于连续时间Sigma-delta调制器的超声成像系统并分析了适合于超声成像系统的连续时间Sigma-delta调制器,通过实验说明了系统省去Sigma-delta ADC中数字部分的可行性。与传统超声成像系统相比,该系统大幅度地降低了功耗。

基于Matlab的宽带连续时间Sigma-Delta调制器设计

本文利用Matlab集成工具箱设计了一款单环三阶三位连续时间Sigma-Delta调制器.与离散时间调制器相比,连续时间调制器虽然对非理想因素较为敏感,但其在功耗、带宽方面却有着突出的表现.本文在设计过程中,加入了零阶反馈环路对额外环路延时进行吸收,并对连续时间调制器最主要的三种非理想特性进行了分析.最终基于65nm CMOS工艺,设计电路并完成版图,通过spectre仿真,本文设计的调制器在10MHz带宽下,可以达到78.20dB的信噪失真比,且功耗仅为5.39mW.

一种新的连续时间Sigma-delta调制器系统设计方法

连续时间结构sigma-delta调制器中包括两种频域,是该结构设计的难点之一。本文在分析传统的连续时间调制器的设计流程后,提出一种新的设计方法。该方法增加了CT-DT变换,把连续时间环路滤波器转换到离散时间状态空间,利用离散时间调制器的成熟的设计平台进行设计,可以减少设计反复,加速设计收敛。利用该方法,本文设计了一个可用于手机电视的高速度、中高精度的连续时间sigma-delta调制器。

高性能连续时间Sigma-Delta调制器系统级设计

介绍了高性能连续时间Sigma-Delta调制器的系统设计和行为级建模的方法,并通过在噪声整形滤波器中加入一对零点改善了调制器带内信噪比.仿真结果显示,该调制器适用于转换精度14位,转换速率7.8Msps的多bit连续时间Sigma-Delta A/D转换器.

2.2MHz,8.3mW多位量化连续时间Sigma-Delta调制器设计

本设计完成了一款2.2MHz、8.3mW连续时间Sigma-delta调制器,可应用于无线通信领域.与传统的离散结构相比,连续结构在实现兆赫兹以上带宽的同时,显著降低了功耗,并且在低电源电压下也有很好的发展潜力.此Sigma-delta调制器采用前馈单环三阶四位量化结构,考虑了非零环路延时效应,设计了补偿网络.在标准0.18μm CMOS工艺下,完成了调制器电路的设计.经过Cadence Spectre仿真验证,调制器的信号带宽为2.2MHz,动态范围为69dB,在1.8V电源电压下,电路总功耗仅为8.3mW.

一种应用于音频的可重构Σ-Δ连续时间调制器

基于180 nm CMOS工艺,设计了一种应用于音频领域的可重构前馈式3阶Σ-Δ连续时间调制器。传统Σ-Δ连续时间调制器只有一种工作模式,而该设计利用可重构的积分器使Σ-Δ连续时间调制器具有高精度和低功耗两种工作模式。此外,采用的加法器提前技术减小了调制器功耗,负电阻补偿技术提高了调制器的SNDR,额外环路延时补偿技术提高了调制器的稳定性。仿真结果表明,在20 kHz信号带宽、1.8 V电源电压下,低功耗模式下调制器的SNDR为94.7 dB,功耗为291μW;高精度模式下调制器的SNDR为108 dB,功耗为436.6μW。

一种快速的连续时间delta-sigma调制器设计方法

提出了一种快速的连续时间delta-sigma调制器设计方法.该方法在设计初期就对性能、功耗和面积进行总体考虑和权衡,减少反复过程,达到快速设计的目的.使用该方法,在较小的功耗和面积的限制下设计了一个用于音频的三阶连续时间电流模式delta-sigma调制器,证明了该方法的正确性和有效性.

2-1-1级联连续时间型ΣΔ调制器系统设计

高阶连续时间型ΣΔ调制器提供了一种有效的获得高分辨率、低功耗模数转换器的方法.提出了一种新型的2-1-1级联的连续时间型ΣΔ调制器结构.采用冲激不变法将离散时间型ΣΔ调制器变换为连续时间型ΣΔ调制器,利用Simulink对该调制器进行系统级建模和仿真,峰值信噪比达到105dB.分析了电路的非理想因素对调制器行为的影响,以获得90dB信噪比为目标确定了电路子模块指标.仿真结果表明,该结构能有效降低系统功耗,并验证了电路的可行性.

二阶高精度离散时间Sigma-Delta调制器的设计

精度在14bit以上的Sigma-Delta调制器均采用高阶结构,从而存在复杂性较高的问题。本文采用二阶结构并借助Matlab SDToolbox设计一种使用开关电容电路结构实现的二阶16bit高精度Sigma-Delta调制器。通过对调制器的输出结果进行验证证明其具有16bit精度,从而降低了14bit以上调制器的阶数。通过对实际晶体管级电路的仿真,验证了该方法的有效性。

一种高速宽带连续时间Delta-Sigma调制器设计

利用MATLAB SIMULINK工具设计了一款高速连续时间Delta-Sigma调制器.该调制器采用单环3阶4位量化带前馈结构,设计指标为14位精度、2MHz信号带宽.通过对积分器运放有限直流增益(DC gain)、积分器运放有限增益带宽积(GBW)、额外环路延时(ELD)等电路非理想因素进行建模,确定各非理想因素边界范围并提供电路级各模块设计指标.在UMC 180nm工艺下进行电路、版图设计及流片实现.量化器中设计采用了一款高速、高精度、低噪声、带预放大级的动态锁存比较器.调制器中采用一种低延时的动态元件匹配(DEM)结构来抑制DAC单元非线性失配对系统性能造成的影响.通过电阻RPI引入一条前馈路径来对额外环路延时(ELD)进行补偿.电路级前仿真达到13.5bit有效位数(ENOB),核心面积约0.1mm2,优值(FOM)约为220fJ.

应用于连续时间∑Δ调制器的时钟抖动建模方法

提出了一种能够快速而精确地模拟时钟抖动的建模方法,可应用于连续时间Sigma-Delta调制器(continuous-time sigma-delta-modulator,CT-SDM)等系统的仿真与验证。相较于传统的基于离散时间的建模方法,所提出的一种基于连续时间的模型,可以灵活地应用于各种连续时间电路中,且可在保证精度的情况下,快速完成仿真。给出了关于时钟抖动的理论分析和该模型的数学理论推导,并通过搭建一个完整的连续时间Sigma-Delta调制器,验证了所提时钟抖动方法的正确性与可行性,仿真时间在数十秒内。

一种20mW 12位5MHz信号带宽连续时间Σ-Δ调制器

在SMIC 0.18μm CMOS工艺条件下,设计了一个可应用于无线通讯和视频领域的高带宽低功耗Σ-Δ调制器。该调制器采用连续时间环路滤波器,较之传统的开关电容滤波器,连续时间滤波器可大大降低功耗。其中,积分器补偿可减小运放有限单位增益带宽的影响。换句话说,在同等速度下也可以减小功耗。另外,加法器和量化器是通过跨导单元和梯形电阻结合在一起的,能在很高的频率下很好地工作。在采样时钟为200 MHz和过采样率为20的条件下,该调制器采用单环3阶4位量化结构。Hspice仿真验证表明,调制器达到5 MHz的信号带宽和75 dB的动态范围;在1.8 V电源电压下,其总功耗为20 mW。

连续时间型ΣΔ调制器的系统级设计和建模方法

采用冲激不变法把z域环路滤波器变换到s域,并对连续时间型ΣΔ调制器设计中的非理想因素进行系统级建模和仿真。基于低功耗设计考虑,调制器采用有源-无源混合型环路滤波器,并通过离散时间微分技术移除信号求和模块。设计实例实现了一个五阶3-bit连续时间型ΣΔ调制器,采用SMIC0.18μm1P6M标准CMOS工艺验证。芯片工作在1.8V电源电压和128MHz时钟频率,在1MHz的信号带宽内,调制器的动态范围为84dB,峰值SNR和SNDR分别为80dB和78dB,功耗为9mW。测试结果验证了设计技术和建模方法。

14-b400-ksps 2.5-mW连续时间Σ-Δ调制器

连续时间Σ-Δ调制器较之传统的开关电容Σ-Δ调制器具有更低的功耗、更小的面积,以及集成抗混叠滤波器等诸多优势。设计了一种应用于低中频GSM接收机的4阶单环单比特结构的连续时间Σ-Δ调制器。在调制器中,采用了开关电容D/A转换器,以降低时钟抖动对性能的影响。仿真结果显示,在1.8 V工作电压2、00 kHz信号带宽、0.18μm CMOS工艺条件下,采样频率21 MHz,动态范围(DR)超过90 dB,功耗不超过2.5 mW。

连续时间级联Σ-Δ调制器的系统综合设计

针对连续时间级联Σ-Δ调制器的设计,提出了一种完整的系统综合设计方法,它主要包括结构综合设计阶段、高级尺寸调整阶段和电路级尺寸调整阶段。在结构综合设计阶段,设计空间探索和传输规范依赖于某种性能评估与优化器的交互来构建合适的成本函数,尝试获得满足调制器性能指标的可选体系结构的集合;在高级尺寸调整阶段,自动尺寸调整过程采用行为仿真器以及全局优化程序来得到在仍然满足调制器性能指标的情况下可接受的不同构建模块的非理想性的最大值;在电路级尺寸调整阶段,通过将电气仿真器与全局优化过程相结合来调整各构建模块的尺寸,以满足每个构建模块的性能要求。最终获得满足调制器系统性能指标的结构设计。采用1.2 V 130 nm CMOS工艺设计了12位20 MHz连续时间Σ-Δ调制器,并通过实验证明了所提出的设计方法是有效的。

基于无源RC网络的二阶连续时间低通ΣΔ调制器

本文给出了一种基于无源RC网络的二阶连续时间低通ΣΔ调制器结构。这种调制器电路结构简单而且能够不受运算放大器性能的限制,并且能够达到不错的性能。本文分别给出了系统级和电路级的仿真结果,电路用TSMC0.18CMOS工艺实现,在1.8V供电电压下,采样时钟为1GHz,输入信号带宽为5MHz,最高SNDR为48.9949dB。

基于双噪声耦合技术的连续时间Sigma-Delta ADC设计

连续时间Sigma-Delta调制器被大量应用于音频电子系统及其他领域。设计采用单环二阶连续时间系统架构,包含分段式7 bit Flash量化器,提出了双噪声耦合结构。通过对系统结构的改进,二阶系统有很好的稳定性,能实现三阶的噪声整形效果,对DAC失配、环路延时、放大器有限带宽等非理想特性有着非常好的鲁棒性。仿真结果显示,在3 M的输入信号带宽,16倍的过采样率时,调制器信噪失真比(SNDR)达到96.9 d B,有效比特数(ENOB)为15.8 bit,输入信号动态范围(DR)为98 d B。

一种高速连续时间Sigma-Delta ADC设计

在TSMC 0.18μm CMOS工艺下设计了一款宽带宽、低功耗的连续时间Sigma-Delta ADC调制器。该调制器可以应用于无线通信、视频、医疗和工业成像等领域,它采用三阶RC积分环路滤波结构,提高了可达到的精度。针对环路延时降低系统稳定性的问题,在环路中引入半个采样周期的延时,以此提高调制器的精度;同时采用非回零的DAC结构来减小系统对时钟抖动的敏感度。通过结构的选取和非回零的DAC结构的使用,调制器对时钟抖动有很强的忍受能力。该Sigma-Delta ADC的带宽可以达到5 MHz,信噪比可达63.6 dB(10位),整个调制器在1.8 V的电压下,功耗仅为32 mW。