环栅晶体管制备中SiGe选择性刻蚀技术综述

环栅(Gate-all-around,GAA)晶体管是3 nm以下节点替代现有鳍式晶体管(FinFET)最有竞争力的器件结构,能有效改善器件尺寸不断微缩带来的短沟道效应。与FinFET相比,GAA器件制备的工艺流程中内侧墙制备和沟道释放是新引入的工艺模块,均需要SiGe选择性刻蚀技术。工艺要求SiGe作为牺牲层被选择性刻蚀去除,且尽可能减少对Si沟道的损伤。本文对环栅晶体管制备工艺中所需的SiGe选择性刻蚀技术进行了综述,主要分析了器件结构的发展趋势及SiGe选择性刻蚀的应用,并分类综述了常规SiGe选择性刻蚀方法以及新型选择性刻蚀技术的发展历程,分析了各种技术的优点和不足。最后对SiGe选择性刻蚀技术面临的挑战进行了分析,并对其未来可能的发展趋势进行了展望。

GaAs的ICP选择刻蚀研究

选择刻蚀在GaAs工艺中是非常重要的一步。由于湿法腐蚀存在钻蚀和选择性差,且精度难以控制，因此有必要进行干法刻蚀的研究。虽然采用反应离子刻蚀（RIE）、磁增强反应离子刻蚀（MERIE）可以进行选择刻蚀，但是这两种方法在挖槽时会对器件造成较大损伤，影响器件性能。感应耦合等离子刻蚀（ICP）是一种低损伤、高刻蚀速率高选择比的刻蚀方法,在GaAs器件的制造中有突出的优点。本工作进行了GaAs/AlGaAs的选择刻蚀研究，GaAs/AlGaAs的选择比达到840:1,取得较理想的刻蚀结果。

感应耦合等离子体选择性刻蚀GaN/AlGaN

采用Cl2/Ar作为刻蚀气体,研究了在感应耦合等离子体干法刻蚀GaN、Al0.27Ga0.73N材料中工艺参数对刻蚀速率及选择比的影响.GaN与Al0.27Ga0.73N之间的刻蚀选择比随自偏压的增大而减小,随感应耦合等离子体功率的增大变化不大.在Cl2/Ar为3:1的刻蚀气体中加入10%的O2对GaN刻蚀速率影响不大,却使Al0.27Ga0.73N刻蚀速率明显下降,从而提高了GaN与Al0.27Ga0.73N之间的刻蚀选择比.对比了采用不同自偏压刻蚀的Al0.27Ga0.73N材料肖特基的特性,发现反向漏电流随自偏压的增大而增大.

HF/CrO_3溶液对AlGaAs的选择性湿法刻蚀应用于楔型结构的制备

利用动态掩膜腐蚀技术 ,研究了 HF/ Cr O3腐蚀液对各种不同组分的 Alx Ga1 - x As(x =0 .3,0 .5 ,0 .6 5 )的腐蚀速率及腐蚀表面形貌 .随着 HF(48wt% ) / Cr O3(33wt% )的体积比由 0 .0 1变化到 0 .138,相应的腐蚀液对 Al0 .8-Ga0 .2 As/ Al0 .3Ga0 .7As的选择性由 179降到 8.6 ;通过调节腐蚀液的选择性 ,在 Al0 .3Ga0 .7As外延层上制备出了倾角从 0 .32°到 6 .6 1°的各种斜面 .当 HF(48wt% ) / Cr O3(33wt% )的体积比为 0 .0 2 8时 ,Al组分分别为 0 .3、0 .5和 0 .6 5时 ,相应的腐蚀表面的均方根粗糙度为 1.8、9.1和 19.3nm.另外 。

电化学选择性刻蚀Cu/Ni牺牲层技术的研究

牺牲层腐蚀技术结合MEMS技术是制作三维可动微机构的一个重要加工手段。采用电位控制的电化学释放牺牲层技术,对2种不同刻蚀液下的Cu/Ni叠层结构分别进行了电化学腐蚀,并测量了其伏安特性,结果表明:电位控制的电化学腐蚀能很好地进行有选择性刻蚀Cu/Ni牺牲层。

面向原子级表面制造的等离子体诱导原子选择刻蚀技术

制造正从以经验技能为基础的制造Ⅰ和以经典理论为基础的制造Ⅱ迈向以量子理论为基础的制造Ⅲ.尽管制造的这三个范式出现在不同历史阶段,但它们将并存,甚至在未来可遇见的时期内,制造Ⅱ还依然起主导作用.其中制造Ⅲ的核心领域将是原子及近原子尺度制造(ACSM),涵盖制造的精度、结构尺寸及材料去除、迁移、增加的尺度.原子级的表面制造是ACSM发展的一个重要领域.本文将介绍一种基于等离子体诱导原子选择刻蚀原理(plasma-induced atom-selective etching,PASE)的原子级表面制造技术.晶体表面不同成键状态的原子在等离子体刻蚀反应中具有不同的反应优先等级,而这种反应优先级的调控可通过改变等离子体活性粒子成分、浓度、温度等来实现.因而,PASE技术可以选择性去除材料表面的多余原子,并最终实现原子级表面的创成.PASE技术已成功应用于Si,SiC,Al_(2)O_(3)等硬脆单晶材料的抛光,采用CF_(4)-O_(2)等离子体,可直接实现上述材料研磨表面(S_(a)>100 nm)的抛光,并高效率获得埃米级表面(S_(a)<0.5 nm),实现了原子级表面的制造.

选择性刻蚀碳化硅制备金刚石的研究

在高温下Cl2+H2体系可促使SiC转化为金刚石。论文从热力学角度分析了Cl2选择性刻蚀SiC制备金刚石时,Cl2和H2对sp2、sp3杂化形式的C-C键的作用机制,从理论上推导了SiC转化为金刚石的气源中Cl2、H2比例范围。建立了SiC结构向金刚石结构转变时形成金刚石团簇的理论模型,根据该模型解释了SCDD膜的增厚机制。

基于SiCl_4/SF_6的GaAs/AlAs ICP选择性干法刻蚀

报道了GaAs/AlAs的电感耦合等离子体(ICP)选择性干法刻蚀,刻蚀气体为SiCl4/SF6混合物.研究了在不同SiCl4/SF6气体配比、RF偏压电源功率和气室压力下,GaAs,AlAs的平均刻蚀速率与二者的选择比.合适的SiCl4/SF6气体比例(15/5sccm),低的RF偏压电源功率和高的气室压力将加强AlF3非挥发性生成物的形成,进而提高GaAs/AlAs的选择比.在SiCl4/SF6气体比例为15/5sccm,RF偏压电源功率为10W,主电源功率为500W,气室压力为2Pa时,GaAs/Al-As的选择比达1500以上.采用喇曼光谱仪对不同RF偏压电源功率和气室压力下,GaAs衬底被刻蚀面等离子体损伤进行了测试,表面形貌和被刻蚀侧壁分别采用原子力显微镜(AFM)和扫描电镜(SEM)进行观察.

Ni纳米管阵列的选择性刻蚀法制备及磁性质

采用基于氧化铝模板的电化学共沉积方法合成了Ni/Cu纳米电缆有序阵列,通过电化学选择刻蚀纳米电缆的铜核,制备了多晶Ni纳米管有序阵列。Ni纳米管有序阵列表现出明显的单轴磁各向异性,易磁化轴沿着纳米管方向。这种具有磁各向异性的有序阵列在高密度垂直磁记录材料中具有潜在的应用前景。

基于摩擦诱导选择性刻蚀原理的单晶硅表面大面积织构加工

信息、生物、先进制造、航天航空等高科技领域的飞速发展对微/纳加工技术及工艺提出了全新的、苛刻的要求,亟待发展创新的微纳加工方法。基于摩擦诱导微纳米加工方法,利用自制的多点接触微纳米加工设备,在单晶硅表面制备了各种大面积织构,并研究了织构形状和间距对表面接触角的影响规律。结果表明,单晶硅表面织构的线间距越小,表面接触角越大;'#'型织构相对于线性织构表现出更好的疏水性能,最大可使单晶硅表面的接触角增大145%。此外,利用摩擦诱导加工方法获得的表面织构具有良好的稳定性。放置一个月后,单晶硅表面织构的接触角测量结果与新鲜制备样品的测量结果相比没有明显变化。因此,摩擦诱导选择性刻蚀提供了一种实现单晶硅表面大面积功能织构加工的新方法。

不同温度下砷化镓表面摩擦诱导选择性刻蚀特性研究

利用摩擦诱导选择性刻蚀的方法,可在砷化镓表面加工一系列的纳米结构;该纳米加工方法无需掩膜,且加工效率高、成本低,具有应用前景.为了进一步研究砷化镓表面摩擦诱导选择性刻蚀的特性,优化加工参数,本文作者在不同温度下利用H_2SO_4-H_2O_2溶液对砷化镓表面进行选择性刻蚀,考察了刻蚀后所形成的凸起高度及砷化镓表面粗糙度随刻蚀时间和刻蚀温度的变化规律,阐释了温度对砷化镓表面刻蚀的影响机制;最后从加工高度和表面粗糙度着眼,探讨了砷化镓表面摩擦诱导选择性刻蚀的最佳条件.本研究为砷化镓表面选择性刻蚀加工的条件优化提供了重要依据.

FinFET刻蚀中刻蚀选择比及离子损伤的控制与优化

由于常规电感耦合等离子体刻蚀系统所产生的离子能量分布(IED)为离散的双峰且分布较宽,很难满足在鳍型场效应晶体管(FinFET)刻蚀中对高刻蚀选择比及低离子损伤的要求。利用减速场能量分析仪对比了13和60 MHz偏置射频频率对离子能量分布的影响,在偏置射频频率为60 MHz的条件下得到较为收敛的离子能量分布。进一步分析了13和60 MHz偏置射频频率条件下FinFET器件制造中底部抗反射层工艺的刻蚀选择比、Ar等离子体对氧化硅晶圆的刻蚀速率及刻蚀后鳍(Fin)表面氮化钛的剩余厚度。结果显示,当偏置射频频率由13 MHz提高为60 MHz时,获得了对氧化硅材料121.9的刻蚀选择比,且对氮化钛薄膜的刻蚀离子损伤降低了58.6%。

基于ITO掩膜的键合片深硅刻蚀

提出了用氧化铟锡(ITO)作为掩膜对硅与玻璃的键合片进行深硅刻蚀的工艺。ITO薄膜采用直流溅射工艺常温生长,避免了传统等离子体化学气相沉积(PECVD)方式生长氧化硅掩膜高温对器件制备造成的影响。对不同的ITO薄膜图形化方式进行了研究,结果表明垂直或正锥形台阶的光刻胶剥离工艺制备的ITO薄膜边缘光滑,尺寸误差小,是实现ITO薄膜图形化的理想方式。进一步研究了基于ITO掩膜的键合片深硅刻蚀能力,在硅刻蚀深度达到150μm时,掩膜只消耗了5.66 nm,刻蚀选择比高达26500∶1,没有发现微掩膜效应。因此利用ITO掩膜实现键合片的深硅刻蚀,掩膜的生长和图形化都在常温下进行,特别适合基于硅玻璃(SOG)键合刻蚀工艺的MEMS器件制备。

高纵横选择比低损伤多晶硅栅的工艺实现

分析了采用微波高密度等离子体刻蚀(HDP)系统刻蚀实现高纵横向刻蚀选择比、低等离子体损伤、精细线条尺寸的MOSFET多晶硅栅的可行性。研究了刻蚀用气体中CH4和SF6等离子体分别在多晶硅栅刻蚀当中的作用及其分别对刻蚀速率、多晶硅栅侧壁形貌的影响原理。提出了实现MOSFET多晶硅栅高速低损伤刻蚀及聚合物清洗相结合的两步刻蚀工艺技术。借助终点检测技术(EPD),通过优化各气体体积流量及合理选择两步刻蚀时间较好实现了较高的纵横向选择比、低刻蚀损伤及精细线条的MOSFET多晶硅栅刻蚀。

LED用图形化蓝宝石衬底的干法刻蚀工艺

近年来,图形化蓝宝石衬底(PSS)作为GaN基LED外延衬底材料被广泛应用。采用感应耦合等离子体(ICP)技术对涂覆有光刻胶阵列图案的蓝宝石衬底进行刻蚀。通过研究及优化不同ICP刻蚀工艺参数对刻蚀速率和选择比的影响,分别成功制备出蒙古包形和圆锥形图形化蓝宝石衬底片,并在其表面完成InGaN/GaN多量子阱外延及芯片工艺。借助光致发光和电致发光等手段测试其LED器件的光电学性能。实验结果发现圆锥形的图形化蓝宝石衬底拥有更强的光功率和更窄的半峰宽,说明这种形貌的衬底在GaN外延时有效减少了晶格失配造成的缺陷,提高了晶体质量,从而更有效地增加LED出光效率。

p-GaN在不同掩膜和刻蚀气体中的ICP刻蚀

p-GaN栅沟槽侧壁与AlGaN表面特性直接影响栅注入（GIT）型AlGaN/GaN HEMT器件的输出特性及击穿特性。对比研究了两种刻蚀气体（SF6/BCl3和Cl2/N2/O2）及不同的刻蚀掩膜层（SiO2,Si3N4和光刻胶）对AlGaN上p-GaN的选择性刻蚀结果,利用原子力显微镜（AFM）对刻蚀沟槽的表面形貌进行表征,并通过I-V测试其电学性能。结果显示,以Cl2/N2/O2为刻蚀气体,且体积流量为18,10和2 cm^3/min时,p-GaN刻蚀速率稳定且与AlGaN的刻蚀选择比较高（约30）,并且可使p-GaN刻蚀自动停止在AlGaN界面处。此外,以Si3N4作为刻蚀掩膜,可以获得表面光滑、无微沟槽且侧壁垂直度较好的沟槽结构。采用上述刻蚀工艺制备的GIT结构器件的漏端关态电流相比肖特基栅降低约2个量级,阈值电压约为0.61 V,峰值跨导为36 m S/mm。

单晶硅表面机械划痕和氧化层在湿法刻蚀中的掩膜行为对比研究

摩擦诱导选择性刻蚀具有加工成本低、流程简单、低加工损伤等优势,是实现单晶硅表面微纳米结构构筑的重要途径。为探究摩擦诱导机械划痕在单晶硅表面微纳加工中的掩膜行为,实验研究了选择性刻蚀中机械划痕掩膜下的线/面结构形貌与高度特征,并将其与氧化层掩膜进行对比。实验发现机械划痕掩膜性能与氧化层无明显差异,并讨论了两种不同掩膜下选择性刻蚀中纳米结构的形貌演变机理。最后,实现了采用不同掩膜的复合纳米图案加工。研究结果可为基于摩擦诱导选择性刻蚀的单晶硅表面高质量可控加工提供依据。

感应耦合等离子体刻蚀InSb时偏压射频源功率的选取

以CH4/H2/Ar为刻蚀气体,对带有SiO2掩膜图形的N型InSb晶片进行了感应耦合等离子体(ICP,inductively coupled plasma)刻蚀。研究了不同偏压射频源(RF)功率对InSb的刻蚀速率、刻蚀表面粗糙度以及InSb与SiO2的刻蚀选择比的影响,得到了ICP刻蚀InSb时的一个优选的偏压射频源功率值。结果表明:当偏压射频源功率为150 W,ICP功率为800 W,反应室压力为1.0 Pa,CH4/H2/Ar的体积流量比为3/10/1时,InSb的刻蚀速率可达90 nm/min,刻蚀表面的平均粗糙度(Ra)约为6.1 nm,InSb与SiO2的刻蚀选择比约为6。

图形化蓝宝石衬底干法刻蚀工艺研究

为了缩短刻蚀时间以及提高发光二极管(LEDs)的发光性能,针对添加刻蚀辅助气体三氟甲烷(CHF_(3))的干法刻蚀工艺进行了研究。采用感应耦合等离子(ICP)干法刻蚀技术并通过正交试验研究了偏压功率、CHF_(3)流量、自动压力控制蝶阀开合度(APC)对刻蚀速率和选择比的影响。试验结果表明:当偏压功率、CHF_(3)流量和APC分别为350W、15 sccm和55%时,制程工艺有着更大的刻蚀选择比和蓝宝石刻蚀速率。使用最佳工艺参数制备出了大尺寸、高占空比、小弧度图形化蓝宝石衬底(PSS),与常规PSS相比,优化后的工艺参数制得的PSS高度增加了5.6%、占空比提高了4.6%。

40nm节点高深宽比接触孔刻蚀电性能稳定性改善

随着工艺节点减小,对高深宽比接触孔形貌和关键尺寸的精准控制变得愈加困难。基于40 nm逻辑器件量产数据,研究了高深宽比接触孔刻蚀工艺参数和刻蚀设备内部耗材的磨损对器件电性能稳定性的影响,并提出了工艺改进方案。通过减小SiO_2厚度,减小接触孔深宽比,从而改善孔内聚合物在孔底部沉积的问题;通过优化刻蚀工艺参数提高SiN/SiO_2刻蚀选择比,保持刻蚀后SiO_2的厚度与改进前工艺相同。测试结果表明,工艺改进后接触孔底部关键尺寸稳定性提升36%,接触电阻稳定性提升20%。通过工艺改进提高了电参数稳定性,对40 nm工艺节点逻辑器件产品良率提升起到了关键作用。