时序敏感的容软错误电路选择性加固方案

由于瞬态故障引起的电路软错误问题越来越严重,现有的选择性加固方案通常带来较大的时序和面积开销。针对这些问题,提出了在电路时序松弛路径使用高可靠性时空冗余触发器来加固电路的方案。该方案在不降低电路性能且面积开销很小的情况下,达到电路容错性能的最大提高。ISCAS’89基准电路的实验数据显示,平均面积开销为60.26%就能将整个电路的软错误率降低90%以上。针对可靠性、性能和面积开销,提出了综合评价指标RAPP。本方案在加固30%、50%、70%和90%时,和相关文献相比,RAPP值都是最小的,达到了三者的最佳折中。

一种对面积开销有效的组合逻辑选择性加固方案

工艺尺寸进入纳米级后,数字电路的可靠性面临高能粒子效应、延时故障、器件老化等方面的威胁.提高可靠性同时也面临着面积、延时、功耗等方面的挑战.针对高能粒子瞬时效应中影响组合逻辑电路的单事件瞬态(SET),提出一种对面积开销有效的组合逻辑选择性加固方案.ISCAS-89标准电路在45nm Nangate工艺下的实验证明,该方案平均增加11.14%～44.74%的面积开销,可达到50%～99%的可靠性.

基于CVSL结构的组合逻辑选择性加固方案

随着集成电路工艺进入微纳尺度,组合逻辑电路的软错误率不断增加,电路的可靠性受到严重威胁。传统的逻辑门加固结构通常会带来较大的面积开销。文章采用具有鲁棒容错性能的级联电压开关逻辑(cascade voltage switch logic,简称CVSL)门单元,提出"CVSL门对"结构对电路输出端进行选择性加固,以较小面积开销实现电路容错性能的大幅提升。Hspice仿真实验表明"CVSL门对"结构具有良好的容忍故障脉冲性能。ISCAS-89基准电路实验结果表明,被加固电路软错误防护率达90%以上,仅带来12.54%的面积开销,比CWSP单元加固法节省46.57%,比三模冗余结构加固法节省91.78%。

一种基于二分查找的电路选择性加固方案

工艺技术进入微米级之后,放射性粒子引起的电路软错误率不断升高,现有加固技术通常会带来较大的面积开销。为了平衡电路面积开销和可靠性,提出了一种新的电路加固平衡指标AF,并基于二分查找替换算法,将电路中的敏感寄存器替换为三模冗余寄存器来有效容忍电路中的软错误。实验结果表明,方案可以使电路平均故障间隔时间(MTBF)平均增加为原来的181.37%,显著地提高了电路的可靠性。在同样的实验条件下,与其他方案相比,提出的方案能获得更小AF值。