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基于改进型选择进位加法器的32位浮点乘法器设计 被引量:4
1
作者 刘容 赵洪深 李晓今 《现代电子技术》 2013年第16期133-136,共4页
在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出... 在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出。提出的结构可以提前计算出尾数第16位的结果,它与Wallace树输出的相关位比较就可得出来自前一位的进位情况进而快速得到进位选择。在Altera的EP2C70F896C6器件上,基于该结构实现了一个支持IEEE754浮点标准的4级流水线浮点乘法器,时序仿真表明,该方法将传统浮点乘法器结构关键路径延时由6.4 ns减小到5.9 ns。 展开更多
关键词 修正Booth算法 Wallace树结构 选择进位加法器 浮点乘法器
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浮点ALU中选择进位复合加法器的优化设计
2
作者 王桐 李立健 王东琳 《微计算机应用》 2007年第3期278-281,共4页
针对浮点ALU中加减运算要求同时计算sum和sum+1的特点,综合考虑延时和面积,采用选择进位结构设计复合加法器。给出了选择进位加法器延迟时间与分组方式的关系,以及最优化分组方法,将其应用于复合加法器的设计中,并用HSPICE在0.18?mCMOS... 针对浮点ALU中加减运算要求同时计算sum和sum+1的特点,综合考虑延时和面积,采用选择进位结构设计复合加法器。给出了选择进位加法器延迟时间与分组方式的关系,以及最优化分组方法,将其应用于复合加法器的设计中,并用HSPICE在0.18?mCMOS工艺下的模拟结果进行验证。 展开更多
关键词 复合加法器 选择进位 最优化分组
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改进的共享布尔逻辑进位选择加法器设计
3
作者 吴盛林 《现代信息科技》 2024年第4期61-65,共5页
在当今高度数字化和计算密集型的环境下,设计出高速和低功耗的加法器,例如进位选择加法器(Carry Select Adder,CSLA)是至关重要的。基于此提出一种改进共享布尔逻辑进位选择加法器。与现有设计相比,该设计在牺牲部分功耗和速度的基础上... 在当今高度数字化和计算密集型的环境下,设计出高速和低功耗的加法器,例如进位选择加法器(Carry Select Adder,CSLA)是至关重要的。基于此提出一种改进共享布尔逻辑进位选择加法器。与现有设计相比,该设计在牺牲部分功耗和速度的基础上,减少了晶体管数量。该设计采用TSMC65nm工艺在Cadence中实现了4位的设计。仿真结果显示,相对于Fast Adder Module-2(FAM2)进位选择加法器,该方案的晶体管数量、功耗和功耗延时积分别降低了8.91%、8.13%和6.02%。 展开更多
关键词 进位选择加法器 晶体管数量 功耗 延迟
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32×32乘法器的一种设计 被引量:1
4
作者 栾玉霞 李存志 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2004年第1期16-20,共5页
介绍了用基4Booth编码器,4 2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬件语言.在Active HDL5 1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积... 介绍了用基4Booth编码器,4 2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬件语言.在Active HDL5 1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积会更小. 展开更多
关键词 CSA加法器 乘法器 BOOTH算法 选择进位 芯片设计
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一种32位高速浮点乘法器设计 被引量:4
5
作者 周德金 孙锋 于宗光 《电子与封装》 2008年第9期35-38,共4页
文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述... 文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述,采用SMIC0.18μm工艺库进行综合,门级仿真结果表明乘法器延时小于4.05ns。 展开更多
关键词 浮点乘法器 BOOTH编码 4-2压缩器 进位选择加法器
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条件推测性十进制加法器的优化设计
6
作者 崔晓平 王书敏 +1 位作者 刘伟强 董文雯 《电子与信息学报》 EI CSCD 北大核心 2016年第10期2689-2694,共6页
随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行... 随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit,64 bit和128 bit十进制加法器进行描述并在Model Sim平台上进行了仿真验证,在Nangate Open Cell 45nm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较,综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。 展开更多
关键词 十进制加法 条件推测十进制加法 并行前缀 进位选择加法器
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二进制有符号码与补码的快速转换电路研究
7
作者 罗丰 吴顺君 《西安交通大学学报》 EI CAS CSCD 北大核心 2002年第6期620-622,626,共4页
通过对二进制有符号码的基码进行编码 ,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算 .提出了一种超前进位选择 (CLSA)的混合加法器并行结构 ,能够快速地将二进制有符号码转换成二进制补码 ... 通过对二进制有符号码的基码进行编码 ,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算 .提出了一种超前进位选择 (CLSA)的混合加法器并行结构 ,能够快速地将二进制有符号码转换成二进制补码 .该方法将运算延迟时间从串行转换的O(n)降低到O(lbn) 。 展开更多
关键词 二进制有符号码 二进制补码 超前进位选择加法器
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QCA技术在递归盒式滤波器中的应用
8
作者 周先春 王博文 崔程程 《电子测量与仪器学报》 CSCD 北大核心 2023年第5期198-206,共9页
量子点元胞自动机(quantum dot-cellular automata,QCA)因其延迟时间短、功耗低以及占用面积小等优点被当作代替CMOS的新型技术之一。针对CMOS器件尺寸日益减小导致的高功耗和电容寄生及串扰问题,本文首次利用QCA技术构建了一种递归盒... 量子点元胞自动机(quantum dot-cellular automata,QCA)因其延迟时间短、功耗低以及占用面积小等优点被当作代替CMOS的新型技术之一。针对CMOS器件尺寸日益减小导致的高功耗和电容寄生及串扰问题,本文首次利用QCA技术构建了一种递归盒式滤波器。其中,提出了一种全新的QCA全加器,较已提出的QCA全加器减少了55%的电路面积;少使用了56.7%的元胞数;量子成本也降低了10%以上。并以此为基础设计了一种高效的行波进位加法器(ripple carry adder,RCA)以及一种高效的进位选择加法器(carry select adder,CSA)来构成盒式滤波器的加法单元。以此构建的盒式滤波器较一般QCA盒式滤波器节省了32.6%的硬件资源;减少20%的电路运行时间;减少了48.7%的功耗。并使用QCA Designer仿真,结果表明,本设计完全可以代替实现传统的盒式滤波器功能,并在效率、功耗、电路面积、资源占用方面均有显著降低。 展开更多
关键词 量子点元胞自动机 递归盒式滤波器 行波进位加法器 进位选择加法器
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VLIW数字信号处理器64位可重构加法器的设计 被引量:1
9
作者 张志伟 马鸿 +1 位作者 李立健 王东琳 《计算机工程》 CAS CSCD 北大核心 2007年第16期29-31,34,共4页
描述了一款适用于超长指令字数字信号处理器的64位加法器的设计。该加法器高度可重构,可以支持2个64位数据的加法运算、4个32位数据的加法运算、8个16位数据的加法运算以及16个8位数据的加法运算。它结合了Brent-Kung对数超前进位加法... 描述了一款适用于超长指令字数字信号处理器的64位加法器的设计。该加法器高度可重构,可以支持2个64位数据的加法运算、4个32位数据的加法运算、8个16位数据的加法运算以及16个8位数据的加法运算。它结合了Brent-Kung对数超前进位加法器和进位选择加法器的优点,使得加法器的面积和连线减少了50%,而延时与加法器的长度的对数成正比。仿真结果表明,在典型工作条件下,采用0.18μm工艺库标准单元,其关键路径的延时为0.83ns,面积为0.149mm2,功耗仅为0.315mW。 展开更多
关键词 可重构加法器 Brent-Kung树 进位选择 功耗延时积
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基于功能复用的高性能ALU设计 被引量:4
10
作者 张嘉琛 蒋剑飞 毛志刚 《信息技术》 2010年第3期58-60,63,共4页
算术逻辑单元(ALU)是处理器中不可或缺的重要部分,可以进行两输入逻辑和加减法运算。设计了一款通用数字信号处理器中使用的高性能ALU。提出了一种高效的逻辑与算术运算复用的电路结构,提高复用度的同时,减少了ALU的面积。并提出一种融... 算术逻辑单元(ALU)是处理器中不可或缺的重要部分,可以进行两输入逻辑和加减法运算。设计了一款通用数字信号处理器中使用的高性能ALU。提出了一种高效的逻辑与算术运算复用的电路结构,提高复用度的同时,减少了ALU的面积。并提出一种融合进位选择和超前进位加法器结构的优化进位链设计,该进位链可以提高加法器的速度,并同时支持数字信号处理器的双16位运算。 展开更多
关键词 算术逻辑单元 功能复用 双数据运算 进位选择 超前进位
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数字信号处理器中高性能可重构加法器设计 被引量:1
11
作者 马鸿 李振伟 彭思龙 《计算机工程》 CAS CSCD 北大核心 2009年第12期1-4,共4页
设计一款适用于高性能数字信号处理器的16位加法器。该加法器结合条件进位选择和条件"和"选择加法器的特点,支持可重构,可以进行2个16位数据或者4个8位数据的加法运算,同时对其进位链进行优化。相对于传统的条件进位选择加法... 设计一款适用于高性能数字信号处理器的16位加法器。该加法器结合条件进位选择和条件"和"选择加法器的特点,支持可重构,可以进行2个16位数据或者4个8位数据的加法运算,同时对其进位链进行优化。相对于传统的条件进位选择加法器,在典型工作条件下,采用0.18μm工艺库标准单元,其延时降低46%,功耗降低5%。 展开更多
关键词 条件进位选择加法器 条件“和”选择加法器 可重构加法器
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一种43位浮点乘法器的设计 被引量:1
12
作者 谷理想 孙锋 于宗光 《微电子学与计算机》 CSCD 北大核心 2009年第6期17-20,共4页
设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、... 设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、舍入和规格化同时完成,提高了运算速度.采用四级流水线,使用FPGA进行验证,采用0.18μm标准单元库综合实现,系统时钟频率可达184.4MHz. 展开更多
关键词 乘法器 BOOTH编码 平方根进位选择加法器 舍入
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基于并行前缀结构的十进制加法器设计 被引量:1
13
作者 王书敏 崔晓平 《电子科技》 2016年第6期19-21,25,共4页
针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充... 针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度。采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310μm2,2 681μm2,5 485μm2。 展开更多
关键词 十进制加法 并行前缀结构 减6修正进位选择加法器
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基于FPGA的高速FIR数字滤波器的设计 被引量:5
14
作者 王心焕 《现代电子技术》 2007年第15期184-187,共4页
采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了... 采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了功能仿真、时序仿真和综合,并给出了综合的电路框图、资源使用情况以及最高工作频率。通过运用多种优秀的快速算法及流水线技术,可以打破FPGA中缺乏实现乘累加运算有效结构的缺点,实现高速FIR数字滤波器的设计,使FPGA在数字信号处理方面有长足发展。 展开更多
关键词 分布式算法 BOOTH算法 WALLACE树 超前进位加法器 进位选择加法器 流水线技术 ISE
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32位高速复合加法器设计 被引量:2
15
作者 陶智德 林涛 林争辉 《电子工程师》 2004年第11期22-23,36,共3页
介绍了一种利用Brent Kung法和进位选择法设计的高速复合加法器 ,该加法器具有高速、面积小的特点。利用Brent Kung法设计的加法器克服了扇入、扇出问题 ,具有速度快的特点 ,但是存在占用面积大、连线多的缺点。进位选择法是对运算数提... 介绍了一种利用Brent Kung法和进位选择法设计的高速复合加法器 ,该加法器具有高速、面积小的特点。利用Brent Kung法设计的加法器克服了扇入、扇出问题 ,具有速度快的特点 ,但是存在占用面积大、连线多的缺点。进位选择法是对运算数提前做两种情况的运算 ,再通过低位的进位信号来选择正确的运算结果 ,用这种方法设计的加法器存在扇出问题 ,并且不适合用来设计运算位数较多的加法器。文中设计的加法器利用了Brent Kung法和进位选择法的各自优点。 展开更多
关键词 加法器 Brent-kung法 进位选择 MODELSIM SYNOPSYS
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X-DSP处理器中ALU的研究设计与功能验证
16
作者 罗锋 申群太 《仪器仪表用户》 2009年第2期89-90,共2页
本文是结合国防科大微电子所项目要求对X-D SP处理器中ALU的加法器设计进行了详细论述,回顾了经典的加法器算法,提出了包含进位选择和超前进位两种思想的等延时结构,对40位全定制加法器的算法进行了改进。本文的研究成果包括如下一些方... 本文是结合国防科大微电子所项目要求对X-D SP处理器中ALU的加法器设计进行了详细论述,回顾了经典的加法器算法,提出了包含进位选择和超前进位两种思想的等延时结构,对40位全定制加法器的算法进行了改进。本文的研究成果包括如下一些方面:以跳跃进位加法器为基础,对加法器的低16位附加一条超前进位连来减小进位延迟时间;在分析ALU的结构基础下,对ALU采用了并行结构,使ALU可以工作在双16位模式下;通过模块分析,将数字运算控制与逻辑运算控制整合在一起,减少了芯片面积,提高了运算速度。完成设计后,通过使用S IM V IW E来观察波形,进行了模块级功能验证和系统级功能验证。 展开更多
关键词 ALU 加法器 经典算法分析 进位选择和超前进位
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面向FPGA的16位加法器优化设计研究
17
作者 唐普英 姜书艳 张鹰 《工业和信息化教育》 2020年第8期91-94,共4页
加法器是数字系统中的一个重要部件,在FPGA中设计加法器时如何提高多位加法器的运算速度是一个关键问题。根据FPGA逻辑单元的特点,并利用单片设计中富裕的逻辑单元构建出并行设计,能够有效地缩短最长路径的运算级数。通过对16位加法器... 加法器是数字系统中的一个重要部件,在FPGA中设计加法器时如何提高多位加法器的运算速度是一个关键问题。根据FPGA逻辑单元的特点,并利用单片设计中富裕的逻辑单元构建出并行设计,能够有效地缩短最长路径的运算级数。通过对16位加法器的设计,从“串行设计”方案到“逐级分解进位选择”方案,依次研究了16位加法器的FPGA优化设计过程。研究结果表明,逐级分解进位选择与串行设计相比,虽然FPGA逻辑单元的使用量由31个增加到66个,增加了1.13倍,但信号的最长路径由16级运算缩短为5级运算,减少了68.75%,性能大为提高。 展开更多
关键词 加法器 FPGA 逻辑单元 串行设计 逐级分解进位选择
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基于ALU经典加法器算法的分析改进
18
作者 唐丽 《今日科苑》 2007年第22期60-60,共1页
本文对ALU中的加法器设计进行了详细论述,回顾了经典的加法器算法,结合同济大学微电子中心项目要求,提出了包含进位选择和超前进位两种思想的等延时结构,对64位全定制加法器的算法进行了改进。
关键词 ALU 加法器 经典算法分析 进位选择和超前进位
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The evolution of multi-component visual signals in darters (genus Etheostoma) 被引量:1
19
作者 Jennifer M. GUMM Tamra C. MENDELSON 《Current Zoology》 SCIE CAS CSCD 北大核心 2011年第2期125-139,共15页
As complex traits evolve, each component of the trait may be under different selection pressures and could respond independently to distinct evolutionary forces. We used comparative methods to examine patterns of evol... As complex traits evolve, each component of the trait may be under different selection pressures and could respond independently to distinct evolutionary forces. We used comparative methods to examine patterns of evolution in multiple components of a complex courtship signal in darters, specifically addressing the question of how nuptial coloration evolves across different areas of the body. Using spectral reflectance, we defined 4 broad color classes present on the body and fins of 17 species of freshwater fishes (genus Etheostoma) and quantified differences in hue within each color class. Ancestral state reconstruction suggests that most color traits were expressed in the most recent common ancestor of sampled species and that differences among species are mostly due to losses in coloration. The evolutionary lability of coloration varied across body regions; we found sig- nificant phylogenetic signal for orange color on the body but not for most colors on fins. Finally, patterns of color evolution and hue Of the colors were correlated among the two dorsal fins and between the anterior dorsal and anal fins, but not between any of the fins and the body. The observed patterns support the hypothesis that different components of complex signals may be subject to distinct evolutionary pressures, and suggests that the combination of behavioral displays and morphology in communication may have a strong influence on patterns of signal evolution . 展开更多
关键词 Comparative method ETHEOSTOMA Independent evolution Nuptial coloration
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